Electrostatic discharges; Substrates; Fingers; Layout; MOSFET circuits; MOSFET; Robustness;
机译:散装FinFET的工程方案同时提高ESD /闩锁行为和热载波可靠性
机译:对接/插入衬底拾取器的分岛布局样式,可实现NMOSFET ESD可靠性
机译:在130nm CMOS工艺中仅使用1V / 2.5V低压器件设计3.3V I / O接口的电源轨ESD钳位电路
机译:基板拾取与0.35-UM 3.3-V过程中ESD /闩锁可靠性的源极端工程集成的影响
机译:高频混合信号集成电路中ESD可靠性的设计。
机译:可靠性工程的贝叶斯估计:解决先验选择的影响
机译:采用130-nm CmOs工艺中的1 V / 2.5 V低压器件设计3.3 V I / O接口的电源轨EsD钳位电路
机译:关于风险评估和可靠性工程在核监管中的未来作用的执行研讨会于1980年1月28日在马里兰州贝塞斯达举行