机译:在65纳米CMOS工艺中基于延迟锁定环路的时钟和数据恢复具有宽工作范围和低抖动
机译:用于基于低功耗PLL的时钟和数据恢复电路的锁定检测器环路
机译:通过环路轨迹分析的PLL设计技术,将决策电路的相位裕量考虑在内,适用于超过10Gb / s的时钟和数据恢复电路
机译:双边采样CES延迟锁定的基于环的时钟和数据恢复电路
机译:基于锁相环(PLL)的时钟和数据恢复电路(CDR),使用经过校准的延迟触发器(DFF)。
机译:关于用于采样数据系统中的采样间输出重构的最优分数保持电路
机译:使用2步DPC的宽范围时钟和数据恢复电路的双环DLL设计