机译:采用低能量后注入选择性外延制造的0.1 / splμu/ m增量掺杂MOSFET
机译:低于0.1 / spl mu / m MOSFET的源/漏扩展对外部电阻的影响很小
机译:使用/ spl delta /掺杂肖特基层降低InGaP / InGaAs掺杂沟道HFET中的源极和漏极电阻
机译:使用原位P掺杂SiGe和B掺杂Si用于0.1- / spl mu / m CMOS ULSI的改进的源/漏技术
机译:低电阻率的锗硅化物接触层形成了用于纳米级CMOS的磷掺杂的硅锗合金源/漏结。
机译:凸源/漏极(RSD)和垂直掺杂漏极(LDD)多Si薄膜晶体管
机译:用于高效表征锁相环/ spl Delta /-/ spl Sigma /频率合成器的建模平台