This paper concerns an accurate delay modeling of MOS gates at the logic level. The model takes account of the effects of not only the loading capacitance but also the slope of the input waveform. A logic simulator which uses multiple rise/fall delays based on the model is described. Some experimental results are also presented.
本文涉及在逻辑级别上对MOS门的精确延迟建模。该模型不仅考虑了负载电容的影响,还考虑了输入波形的斜率。描述了基于模型使用多个上升/下降延迟的逻辑模拟器。还给出了一些实验结果。 P>
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