logic design; leakage currents; logic simulation; integrated circuit design; VLSI; CMOS digital integrated circuits; sequential circuits; leakage power reduction; VLSI circuits; self-bias transistors; CMOS technology scaling; digital circuits; sub-thresh;
机译:使用自调节电压电平电路的纳米级静态CMOS VLSI乘法器电路的待机泄漏功率降低
机译:利用延迟功率门控深亚微米VLSI电路泄漏功率降低
机译:基于通道晶体管的上拉/下拉插入技术,用于CMOS VLSI电路中的泄漏功率优化
机译:VLSI电路中的自偏压晶体管漏功率降低数字电路
机译:一种新颖的动态功率截止技术(DPCT),用于降低深亚微米VLSI CMOS电路中的有源泄漏。
机译:源极门控晶体管可改善薄膜数字电路的数量级性能
机译:CMOS VLSI数字电路IVC漏功率降低算法