LSV, ENS Cachan, CNRS INRIA, France;
LSV, ENS Cachan, CNRS INRIA, France;
LSV, ENS Cachan, CNRS INRIA, France;
LSV, ENS Cachan, CNRS INRIA, France;
机译:并发递归程序的时态逻辑:可满足性和模型检查
机译:度量时间逻辑规范的有界可满足性检查
机译:模型检查使用实时时间逻辑RTCTL及其在真正的微控制器软件应用程序的实时性能
机译:同时递归的时间逻辑:可靠性和模型检查
机译:使用多路决策图对一阶时间逻辑进行模型检查。
机译:使用贴纸自动机模型检查时间逻辑公式
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机译:具有公平约束的petri网线性时态逻辑性质模型检验。