Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Telecommunications Circuits Laboratory (TCL), École Polytechnique Fédérale de Lausanne (EPFL), Switzerland;
Clocks; Delays; Microprocessors; Random access memory; Pipelines; Architecture;
机译:28 nm utbb fd-soi的6线插头和播放无点状分布的片上传感器网络
机译:88-fJ / 40MHz [0.4 V] –0.61-pJ / 1-GHz [0.9 V]双模逻辑8
机译:具有28 nm FDSOI宽动态范围的自可调时钟发生器
机译:DYNOR:28 NM FD-SOI中的32位微处理器,具有循环循环动态时钟调节
机译:用于微处理器和机器学习加速器的超动态细粒型电力和时钟管理技术
机译:像素间距匹配的超声接收器用于在28nm UTBB FD-SOI中集成Delta-Sigma波束形成器的3D光声成像
机译:利用微处理器中的动态时序裕量,通过基于指令的时钟调整实现频率超标