机译:用于DDR3和DDR4 SDRAM的快速锁定无谐波数字DLL
机译:具有占空比校正器反馈边沿合并器的延迟锁定环,用于SDRAM的输入占空比为20%–80%
机译:具有单延迟线和自适应占空比时钟分频器的66-333-MHz 12 mW寄存器控制的DLL,用于生产DDR SDRAM
机译:用于DDR SDRAM数据恢复的异步全数字延迟锁定环路
机译:延迟触发器(DFF)的亚稳定性会影响时钟和数据恢复(CDR)以及锁相环(PLL)电路。
机译:具有延迟耦合的数字锁相环的自组织同步理论与实验
机译:用于DDR sDRam控制器应用的全数字延迟锁定环