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机译:具有单延迟线和自适应占空比时钟分频器的66-333-MHz 12 mW寄存器控制的DLL,用于生产DDR SDRAM
CMOS memory circuits; DRAM chips; clocks; comparators (circuits); delay lines; delay lock loops; dividing circuits; integrated circuit design; 0.15 micron; 12 mW; 2.5 V; 256 Mbyte; 400 Mbit/s; 66 to 333 MHz; CMOS technology; DDR SDRAM; adaptive-duty-cycle clock dividers;
机译:使用寄存器控制的数字DLL的256 Mb SDRAM
机译:具有双时钟系统,四相输入启动和低抖动全模拟DLL的1.5V 3.2 Gb / s / pin图形DDR4 SDRAM
机译:用于DDR3和DDR4 SDRAM的快速锁定无谐波数字DLL
机译:低功耗高性能寄存器控制的数字DLL,用于2Gbps X32 GDDR SDRAM
机译:用于混合信号延迟锁定环(DLL)和时钟电路的单事件瞬态建模和缓解技术。
机译:用单个光脉冲延迟人的生物钟的相位并适当延迟睡眠/黑暗发作:不影响虹膜颜色
机译:CmOs延迟锁定环(DLL),用于将时钟偏差降至500ps以下