Central Research Laboratory, Hitachi, Ltd., Kokubunji, Tokyo 185-8601, Japan;
0.5-V 25-nm 6-T SRAM cell; FD-MOSFETs; boosted word voltage; repair; worst design;
机译:0.5V纳米CMOS时代的自适应电路
机译:0.5V模拟电路技术及其在OTA和滤波器设计中的应用
机译:纳米CMOS时代的数字电路设计挑战与机遇
机译:纳米级SOC的0.5V高速电路设计 - 挑战和解决方案
机译:克服纳米级SRAM中的电路设计挑战。
机译:高速调频原子力显微镜的宽带低延迟锁相环电路设计的定量比较
机译:高速SOCS时钟占空比校正电路设计