超大规模集成电路设计中的复位电路设计

摘要

目前，在集成电路设计中，特别是以SoC 芯片（System on Chip，片上系统）为代表的大规模集成电路设计中，通常 采用同步时序设计方法来控制芯片各模块的逻辑输出。在同步设计中通常采用时间延时平衡的方法来保证复位信号到达各个 触发器的时间相同。这样需要加很多的延时缓冲器。对芯片的面积功耗和成本等关键指标带来严重的影响，同时增加了大规 模集成电路设计的复杂性。本文提出了一种食用于大规模集成电路设计的复位方法，该方法采用简单电路设计，可以不用加 入延时平衡缓冲器。安全可靠的复位芯片内所有触发器。大大降低了芯片设计的复杂度，同时会降低芯片的面积、功耗和成 本等关键指标。