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Method of evaluating semiconductor integrated circuit to be designed in consideration of standby DC leakage current

机译:考虑待机直流泄漏电流的待设计半导体集成电路的评估方法

摘要

First, circuit simulation programs are executed based on electric information of a schematic of a semiconductor integrated circuit. Then, LVS (layout versus schematic) programs are executed using the electric information of the schematic and physical layout information corresponding to the schematic. The semiconductor integrated circuit is therefore evaluated by processing circuit design value information obtained from the circuit simulation programs and layout information obtained by execution of the LVS programs.
机译:首先,基于半导体集成电路的示意图的电信息来执行电路仿真程序。然后,使用示意图的电气信息和与示意图相对应的物理布局信息执行LVS(布局与示意图)程序。因此,通过处理从电路仿真程序获得的电路设计值信息和通过执行LVS程序获得的布局信息来评估半导体集成电路。

著录项

  • 公开/公告号US2003188277A1

    专利类型

  • 公开/公告日2003-10-02

    原文格式PDF

  • 申请/专利权人 MURAKAMI HIDEAKI;

    申请/专利号US20020274114

  • 发明设计人 HIDEAKI MURAKAMI;

    申请日2002-10-21

  • 分类号G06F17/50;

  • 国家 US

  • 入库时间 2022-08-22 00:08:43

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