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Phase locked loop comprising a variable delay and a discrete delay

机译:包括可变延迟和离散延迟的锁相环

摘要

the phase locked loop circuit for providing an oscillating output signal having an output frequency , a reference counter; Loop counter; A phase detector having a second input coupled to the first input coupled to the reference counter and the loop counter ; Associated with the input and output of the phase detector , a voltage controlled oscillator having an output for providing an oscillating output signal; A feedback loop to the output of the voltage controlled oscillator connected to the input of the loop counter ; And a feedback loop, and a loop counter and / or a delay circuit configured so that the discrete delay results in the output of the reference counter .
机译:锁相环电路,用于提供具有输出频率的振荡输出信号,参考计数器;循环计数器;相位检测器,其第二输入耦合到第一输入,耦合到参考计数器和环路计数器;与相位检测器的输入和输出相关的压控振荡器,其输出用于提供振荡输出信号。反馈环路,反馈到压控振荡器的输出,反馈环路连接到环路计数器的输入;以及反馈环路,环路计数器和/或延迟电路,其配置为使得离散延迟导致参考计数器的输出。

著录项

  • 公开/公告号KR100778907B1

    专利类型

  • 公开/公告日2007-11-22

    原文格式PDF

  • 申请/专利权人

    申请/专利号KR20057012268

  • 发明设计人 비손 피터;

    申请日2005-06-29

  • 分类号H03L7/23;H03L7/18;

  • 国家 KR

  • 入库时间 2022-08-21 19:54:37

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