基于层次化可靠性验证的单元替换的时序优化设计方法

摘要

本发明提供了一种基于层次化可靠性验证的单元替换的时序优化设计方法，属于数字电路可靠性设计领域，适用于可靠性引起的电路时序违背优化设计。该设计由晶体管退化模型抽象出标准单元的退化时序模型，从而生成退化的单元库，利用退化的单元库对数字电路进行时序分析，大大节省大规模数字电路可靠性验证的时间，提高验证效率。针对时序违背路径，采用单元替换进行时序优化，实现在设计早期阶段考虑HCI、NBTI和TDDB效应对电路时序的影响。