一种用于CMOS型集成电路延寿试验中的寿命评估方法

摘要

本发明公开了一种用于CMOS型集成电路延寿试验中的寿命评估方法，确定评估电路内部陷阱态的测试端口；对电路施加试验应力，然后分多个时间节点对电路端口进行测试，测试时，选取至少三种端口进行G‑V测试及G‑ω测试；测试完成后，继续对电路施加试验应力，重复步骤S2过程直至试验结束；对比三组数据，选择随应力及施加时间的增加而变化最大的一种测试数据，对各个时间段的测试数据进行数据拟合，得出陷阱态密度D_it；使用计算得出的陷阱态密度D_it，进行寿命评估计算；根据寿命评估计算加速因子和激活能。本发明弥补了传统方法的不足，为该类集成电路提供了新的延寿方法。