具隔离拟置图案的三维半导体元件

摘要

本发明公开了一种具隔离拟置图案的三维半导体元件。其中，三维半导体元件包括：一衬底，具有一第一区域和一第二区域，且第二区域邻近并围绕第一区域，其中一阵列图案形成于第一区域(有源区域)；一叠层结构，具有多层叠置于衬底上，所述多层包括有源层(例如导电层)与绝缘层交错设置于衬底上方。叠层结构包括多个第一次叠层相对应于阵列图案，且第一次叠层形成于第一区域中；和多个第二次叠层分隔地设置于第二区域中，且这些第二次叠层是形成如第一拟置岛并围绕阵列图案的第一次叠层。