一种总线资源配置调整的异构多核处理器

摘要

本申请公开了一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与第一CPU相连的配置总线、与配置总线相连的架构总线、与DDR存储器相连的DDR存储器控制器、与DDR存储器控制器的第一通道及配置总线相连的第一安全控管用组件、与DDR存储器控制器的第二通道、第三通道及架构总线相连的第二安全控管用组件：配置总线、第一安全控管用组件、DDR存储器控制器构成第一CPU存取DDR存储器的存取路径。本申请公开的上述技术方案，第一CPU可以通过由配置总线等构成的存取路径存取DDR存储器，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，以提高存取性能。