用于中央处理器和数字信号处理器的低功率乘法器

摘要

布斯编码电路的NEG输出和被乘数输入被选通以将乘法器中的开关动作减至最小而不会增加它的关键路径的任何延迟。当事实上不执行乘法时乘法器中的功率消耗有益地减少，例如大约为90%。另外，通过改变部分乘积产生电路的最后一个XOR门的结构，可以消除选通被乘数输入的需要。这有益地消除了会另外要求选通被乘数输入的附加电路，因此减少了成本。此外，通过有效地再同步被乘数输入和布斯编码输入到部分乘积电路可以获得另外的功率节省。