一种适用于有限IO资源的FPGA的AES加解密方法及电路

摘要

本发明涉及一种适用于有限IO资源的FPGA的AES加解密方法，包括以下步骤：1)数据处理模块接收输入数据并缓存到输入缓存区中；2)FPGA芯片通过控制命令将输入缓存区中的数据送入加密单元或解密单元中；3)FPGA芯片通过控制命令将加密或解密完成的数据送到输出缓存区；4)FPGA芯片通过控制命令将输出缓存中的数据读出；5)通过状态管理器和命令模块发送系统状态信号。与现有技术相比，本发明具有节省IO资源、程序可移植性强等优点。