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半导体电路装置以及该电路仿真方法

摘要

一种半导体电路装置及其电路仿真方法,在半导体电路装置的N阱(2)中设置由沟槽分离(Ris)包围的PMIS用活性区域(Rtp),而在P阱(3)中设置由沟槽分离(Ris)包围的NMIS用活性区域(Rtn)。在各活性区域(Rtp、Rtn)中,分别设置有P沟道型或者N沟道型的栅极(7、9)。NMIS用活性区域(Rtn)和PMIS用活性区域(Rtp)之间在Y方向上的间隔(Dpn)按照实质上为一定值进行布局。这样,从沟槽分离(Ris)施加到栅极下方的沟道区域的沟槽分离应力,对各晶体管被均等化,从而提高了电路仿真的精度。

著录项

  • 公开/公告号CN1300848C

    专利类型发明授权

  • 公开/公告日2007-02-14

    原文格式PDF

  • 申请/专利权人 松下电器产业株式会社;

    申请/专利号CN200410005325.5

  • 申请日2004-02-05

  • 分类号H01L27/02(20060101);H01L27/118(20060101);H01L21/82(20060101);

  • 代理机构11021 中科专利商标代理有限责任公司;

  • 代理人汪惠民

  • 地址 日本大阪府

  • 入库时间 2022-08-23 08:59:05

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2007-02-14

    授权

    授权

  • 2004-10-20

    实质审查的生效

    实质审查的生效

  • 2004-08-11

    公开

    公开

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