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考虑耦合效应进行时延优化的标准单元总体布线方法

摘要

考虑耦合效应进行时延优化的标准单元总体布线方法属于集成电路标准单元总体布线领域,其特征在于:它是在每条线网不受任何约束的条件下构造时延优化布线树,再优化布线拥挤,消除拥挤边后,用先后衔接的基于实验模拟的连线负载模型来估算连线电学参数,全等变换技术来计算连线延迟,通过用户给定的延迟信息表用查表+插值的方法来计算门延迟等三个步骤计算路径总延迟值,然后,用增强考虑了耦合效应的关键路径上线网的权值以减小线网附近的布线密度,从而也减小了耦合电容和路径总延迟的方法来优化电路时延。它能准确地计算电路的实际延迟时间;利用耦合效应对时延的影响,减少关键路径的耦合电容,导致关键路径总延迟下降和整个电路时延优化。

著录项

  • 公开/公告号CN1279480C

    专利类型发明授权

  • 公开/公告日2006-10-11

    原文格式PDF

  • 申请/专利权人 清华大学;

    申请/专利号CN02156622.4

  • 发明设计人 洪先龙;经彤;许静宇;张凌;胡昱;

    申请日2002-12-17

  • 分类号G06F17/50(20060101);

  • 代理机构

  • 代理人

  • 地址 100084 北京市100084-82信箱

  • 入库时间 2022-08-23 08:58:59

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2010-02-17

    专利权的终止(未缴年费专利权终止)

    专利权的终止(未缴年费专利权终止)

  • 2006-10-11

    授权

    授权

  • 2003-07-23

    实质审查的生效

    实质审查的生效

  • 2003-05-07

    公开

    公开

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