一种适合于FPGA实现的高速通信并行数字调制方法

摘要

本发明涉及一种适合于FPGA实现的高速通信并行数字调制方法，是通过将待传输的高速比特流串并转换为低速并行比特流，将所述低速并行比特流进行星座图符号映射，得到并行数据；然后对并行数据分别进行高速并行成型滤波，再进行并行数字上变频得到并行低中频调制信号；最后将并行低中频调制信号转换为模拟信号发送出去；本发明通过全并行技术设计了一套利于FPGA实现的高速调制方法，该方法具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点；通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。