一种利用已有Verilog BFM构造UVM验证组件的方法

摘要

本发明公开一种利用已有Verilog BFM构造UVM验证组件的方法，属于计算机构造验证领域，对已有的Verilog BFM改造；将改造后的Verilog BFM集成到UVM验证环境中；本发明不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。