基于FPGA的通用浮点矩阵处理器硬件结构

摘要

本发明公开了一种基于FPGA的通用浮点矩阵处理器硬件结构，包括：多个矩阵运算加速器；提供通用的存储空间且支持加速器间片上高速通信的多个共享矩阵缓存；发送指令，进行运算调度及地址计算的主处理器；检查指令是否存在占用冲突的指令分发器；完成数据传输的直接存取控制器；进行数据分发的仲裁器；提供缓冲的外部存储器；提供访问接口的内存管理单元。本发明实施例的硬件结构可在通用平台上实现“矩阵‑矩阵”间运算，可针对不同的应用在主处理器上修改软件程序，可方便的插入矩阵运算加速器结构以实现对多种矩阵运算的支持，具有高度的设计灵活性。同时，该设计具有比以往在嵌入式处理器上进行矩阵运算更低能耗且更高计算性能的优势。