带有寄存器预读写优化硬件栈的数字信号处理器

摘要

一种带有寄存器预读写优化硬件栈的数字信号处理器，在程序控制单元内部特别设计的硬件栈控制单元包括两组分开编址的硬件栈，两组影子寄存器，栈读写控制单元和预读预写控制单元。两组奇偶分开编址的硬件栈分别通过两个选择器与预读预写控制单元相连，预读预写控制单元通过译码器与两组影子寄存器相连，两组影子寄存器也分别通过两个选择器与栈读写控制单元相连，最后栈读写控制单元与数据总线以及预读预写控制单元相连。本发明利用两组分开编址的硬件栈，两组影子寄存器以及相应的控制单元，实现处理器内核对硬件栈单周期读写访问， 使得数字信号处理器在任何情况下都能够以核心工作频率访问硬件栈，提高了数字信号处理器的执行效率。