一种改善小步进频率源整数边界杂散的装置

摘要

本实用新型公开了一种改善小步进频率源整数边界杂散的装置，包括晶振单元和锁相环电路，所述晶振单元与所述锁相环电路电连接，还包括跳频本振单元；所述跳频本振单元与所述晶振单元电连接，所述跳频本振单元用于调节进入所述锁相环电路的负反馈频率。本实用新型通过在锁相环负反馈引入一个跳频本振，使得进入锁相环的负反馈频率可调，使进入锁相环电路的负反馈频率非鉴相频率的整数倍附加，从而实现规避整数边界杂散的目的。

说明书

技术领域

本实用新型属于频率源技术领域，具体涉及一种改善小步进频率源整数边界杂散的装置。

背景技术

频率源是现代通信系统、雷达系统必不可少的关键部件。频率源的性能指标直接影响到整个通信系统、雷达系统的性能。随着通信技术、雷达技术的日益发展，对频率源提出了越来越高的要求，小步进低杂散频率源成为了研究的热点与难点。

众所周知，在实现小步进频率源，当输出频率为鉴相频率的整数倍附近时，会存在整数边界杂散的问题。

传统小步进频率源，规避整数边界杂散的方式，一般如图1所示，通过DDS产生跳频信号，作为PLL锁相电路参考信号，以DDS激励PLL的方式，来规避整数边界杂散。这种实现方式的缺点是：电路复杂，不易实现。

实用新型内容

针对上述问题，本实用新型提供了一种改善小步进频率源整数边界杂散的装置。本实用新型通过在锁相环负反馈引入一个跳频本振，使得进入锁相环的负反馈频率可调，使进入锁相环电路的负反馈频率非鉴相频率的整数倍附加，从而实现规避整数边界杂散的目的。

本实用新型通过下述技术方案实现：

一种改善小步进频率源整数边界杂散的装置，包括晶振单元和锁相环电路，所述晶振单元与所述锁相环电路电连接，还包括跳频本振单元；

所述跳频本振单元与所述晶振单元电连接，所述跳频本振单元用于调节进入所述锁相环电路的负反馈频率。

本实用新型的装置实现方式具体为：

在锁相环路负反馈引入一个跳频本振，当输出频率为鉴相频率的整数倍附近时，通过改变该跳频本振的频率，使进入锁相电路的负反馈频率非鉴相频率的整数倍附近，从而达到规避整数边界杂散的目的。

优选的，本实用新型的装置还包括混频单元；

所述混频单元设置在所述锁相环电路的输出端和输入端之间，将所述跳频本振输出的频率与所述锁相环电路输出的频率进行混频后馈入给所述锁相环电路。

优选的，本实用新型的锁相环电路包括依次连接的锁相环单元、环路单元和压控振荡器；

所述压控振荡器的输出端和所述跳频本振单元的输出端均与所述混频单元电连接；

所述混频单元的输出端与所述锁相环单元电连接。

优选的，本实用新型的装置还包括放大滤波单元；

所述放大滤波单元与所述锁相环电路的输出端连接。

优选的，本实用新型的锁相环电路输出频率范围为N*F

本实用新型具有如下的优点和有益效果：

本实用新型提供的装置在锁相环电路负反馈引入一个跳频本振，使进入锁相环的负反馈频率可调，从而避免整数边界杂散。

本实用新型提供的装置可通过混频的方式改变锁相环电路负反馈频率。

本实用新型提供的装置在输出频率为N*Fpd±2MHz时，可通过改变跳频本振的频率，使锁相环负反馈频率在M*Fpd±2MHz外(M,N为整数)。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为传统的小步进频率源电路图。

图2为本实用新型实施例的小步进频率源电路图。

图3为本实用新型实施例的环路单元电路原理图。

具体实施方式

在下文中，可在本实用新型的各种实施例中使用的术语“包括”或“可包括”指示所实用新型的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本实用新型的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

在本实用新型的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。

在本实用新型的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本实用新型的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。

应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。

在本实用新型的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本实用新型的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本实用新型的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本实用新型的各种实施例中被清楚地限定。

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例

传统的小步进频率源电路如图1所示，在锁相环电路输入端设置DDS(DirectDigital Synthesis，直接数字频率合成器)，通过DDS产生跳频信号，作为锁相环电路参考信号，以DDS激励PLL的方式，来规避整数边界杂散。然而该技术存在电路复杂和不易实现等缺点。基于此，本实施例提供了一种改善小步进频率源整数边界杂散的装置，本实施例的装置通过在锁相环电路负反馈引入一个跳频本振，当输出频率为鉴相频率的整数倍附加时，通过改变该跳频本振的频率，使进入锁相环电路的负反馈频率非鉴相频率的整数倍附近，从而达到规避整数边界的目标。

具体如图2所示，本实施例的装置包括晶振单元、锁相环电路和跳频本振单元。

本实施例中，晶振分别与锁相环电路和跳频本振电连接，用于提供时钟信号；跳频本振与锁相环电路的负反馈电连接，用于改变进入锁相环电路的负反馈频率，从而避免整数边界杂散。

本实施例的装置还包括混频单元，该混频单元设置在锁相环电路的输出端和输入端之间(即设置在反馈线路上)，用于将跳频本振输出的频率与锁相环电路输出的频率进行混频后馈入给锁相环电路的负反馈端，从而改变锁相环电路负反馈频率。

本实施例的锁相环电路具体包括顺次连接的锁相环单元(PLL)、环路单元和压控振荡器(VCO)，其中压控振荡器的输出端和跳频本振单元的输出端均与混频单元电连接，混频单元的输出端与锁相环单元的负反馈端连接。

如图3所示，本实施例的环路单元主要包括电容C1、电容C2、电容C3，电阻R1和电阻R2，其中，该环路单元的输入端CP与PLL输出端连接，环路单元的输出端VT连接压控振荡器，电阻R2一端连接输入端CP，另一端连接输出端VT；电容C1的一端与输入端CP和电阻R2的公共连接端连接，另一端接地；电阻R1的一端与输入端CP和电阻R2的公共连接端连接，另一端连接电容C2的一端，电容C2的另一端接地；电容C3的一端与电阻R2和输出端VT的公共连接端连接，另一端接地。

本实施例的装置还包括放大滤波单元，其设置在锁相环电路的下游，进行放大滤波调节后输出频率源信号。

本实施例提出的装置通过在锁相环电路负反馈引入一个跳频本振，使得进入锁相环的负反馈频率可调，从而通过改变跳频本振的频率，使锁相环负反馈频率非鉴相频率的整数倍。

具体当输出频率范围为N*F

本实施例以晶振：50MHz，鉴相频率为50MHz，频率源输出频率：1GHz～1.1GHz，频率步进：100Hz为例进行说明：

当输出频率为1GHz+100Hz时(鉴相频率50MHz的20倍附近)，本实施例提出的装置其实现规避整数边界杂散的方式具体为：将负反馈的跳频本振输出频率配置为603MHz，这样经过混频后，进入锁相环的负反馈频率为397MHz+100Hz，该频率(397MHz+100Hz)非鉴相频率(50MHz)的整数倍附近，故可以达到规避整数边界杂散的目的。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。