双指令多浮点操作数加/减、乘、除运算控制器

摘要

一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块；该控制器应用FPGA设计硬连接控制电路，内部产生的写时序脉冲控制命令字和操作数的连续写入；产生与Clock同步的读时序脉冲自主控制四则混合运算；控制器能够存储两条指令，其中，一条指令执行，另一条指令待执行；或一条指令正在执行，另一条指令写入；或一条指令正在写入，同时被执行；运算命令执行过程不占用系统总线，执行一条指令相当于微处理器执行多条指令，减少了系统对指令的取指、译码、浮点操作数传输和运算结果写回的操作次数。