一种可编程片上系统片内Avalon总线架构

摘要

本实用新型涉及一种可编程片上系统片内Avalon总线架构，分频控制器的输出端与定时器的输入端相连接，定时器与同步算法控制器双相连接，同步算法控制器的输出端与晶振补偿控制器相连接，晶振补偿控制器与分频控制器双相连接，定时器的输出端还与晶振补偿控制器的输入端相连接。该可编程片上系统片内Avalon总线架构充分发挥了数字逻辑电路的优势，提高了时钟同步精度。为进一步基于FPGA芯片的板级实现和网络控制协议SoC/SoPC系统的设计打下了坚实的基础。