具有两点调制和自适应延迟匹配的数字锁相回路

摘要

本发明描述一种支持两点调制具有自适应延迟匹配的数字锁相回路(DPLL)。所述DPLL包括分别支持振荡器的频率和/或相位的宽带和窄带调制的高通调制路径和低通调制路径。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。在一个设计中，所述DPLL包括自适应延迟单元，其为所述两个调制路径中的一者提供可变延迟。在所述自适应延迟单元内，延迟计算单元基于施加到所述两个调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变延迟。内插器提供所述可变延迟的分数部分，且可编程延迟单元提供所述可变延迟的整数部分。