一种利用WL train识别DDR位宽的方法

摘要

本发明涉及数据位宽识别技术领域，尤其涉及一种利用WL train识别DDR位宽的方法，首先初始化配置DDR接口时，DDRPHY按照16bit DQ数据位宽进行WL train自适应调节；若DDRPHY接收并识别DRAM颗粒高8bit和低8bit电平跳变信号则DQ数据位宽为16bit；若DDRPHY仅接收DRAM颗粒低8bit电平跳变信号则DQ数据位宽为8bit。本发明可以普适性的实现DDR类协议接口DQ数据位宽的自动化识别，原理简单，实现方便。

说明书

技术领域

本发明涉及数据位宽识别技术领域，尤其涉及一种利用WL train识别DDR位宽的方法。

背景技术

DDR是目前最常见的内存接口，绝大多数芯片都需要用到内存，尤其是SOC芯片。SOC芯片内部通常需要集成一个DDRPHY(数模混电路模块)，将来自内部业务上游访问DRAM颗粒的数字信号转化为高速模拟信号与SOC芯片外部PCBA(集成电子元器件的印刷电路板)上的DRAM颗粒存取数据。DDR作为世界最通用的技术协议家族之一，经过几十年的发展,从低速到高速依次发展出DDR1/DDR2/DDR3/DDR4/DDR5，以及其他衍生类LPDDR/GDDR/HBM/等协议。

DDR接口总体分为两类信号——CA信号传递命令/地址，DQ/DM/DQS(8bit数据DQ，对应1bit掩码DM，以及1bit采样DQS)等信号存取数据，如图3。CA信号中ADDR地址线位宽决定了芯片最大可寻址范围；可用DQ信号的位宽决定整个芯片DDR数据总线位宽。DRAM颗粒按照DQ位宽区分，有三种位宽规格——X4、X8、X16，假设DDR接口总线设计最大支持16bit位宽，如果要使用全部DDR接口位宽的话，可以外接两颗X8的DRAM颗粒(如图3)；如果仅要使用一半的DDR接口位宽(8bit)的话，可以仅外接一颗X8的DRAM颗粒(如图4)，这个时候PCBA(带电子元器件的印刷电路板)上SOC芯片侧DDR接口另一半DQS/DQ(8bit)会外接固定电平到电源或者地。面对不同的DDR接口位宽应用场景，SOC芯片需要在上电train(自适应调节DDR接口高速信号的delay，以正确发送与接收)DDR接口前就识别出来可用的DDR接口位宽，并根据不同DDR接口位宽应用场景正确的初始化DDR系统，使其正常工作。

现有技术的缺陷和不足：

电子产品研发进入PCBA阶段(集成电子元器件的印刷电路板)，其DDR接口位宽已经固定，所以目前SOC芯片识别可用的DDR接口位宽，主要有下面两种方案——1是针对该PCBA产品型号专门出一个软件配置版本支持该特定DDR接口位宽以及其它产品特性；2是在设计PCBA时，考虑适配不同应用场景，在上电flash(特定存储，掉电可保存)启动信息中标注区分不同的产品特性，SOC上电一开始会读取flash中的启动信息，从而识别DDR接口位宽，正确初始化DDR系统。但是上述方案不能做到自动化适配，增加了SOC芯片在二次开发应用过程中的使用门槛与成本。

发明内容

本发明提供了一种利用WL train识别DDR位宽的方法，通过软硬件自动识别DDR接口可使用数据DQ位宽，降低了开发成本。

为了实现本发明的目的，所采用的技术方案是，一种利用WL train识别DDR位宽的方法，该方法包括如下步骤：

S1、初始化配置DDR接口时，DDRPHY按照16bit DQ数据位宽进行WL train自适应调节；

S2、PCBA的DRAM颗粒接收到DDRPHY发送的信号后，反馈电平跳变信号至DDRPHY；

S3、若DDRPHY接收并识别DRAM颗粒高8bit和低8bit电平跳变信号则DQ数据位宽为16bit；若DDRPHY仅接收DRAM颗粒低8bit电平跳变信号则DQ数据位宽为8bit。

作为本发明的优化方案，WL train自适应调节的具体步骤包括：

S1-1、WL train：调节写方向的DQS delay；

S1-2、RX DQS Gatting train：调节读方向的DQS delay；

S1-3、Read train：调节读方向的DQ delay；

S1-4、Write train：调节写方向的DQ delay。

作为本发明的优化方案，执行WL train操作时，DDRPHY会发送写方向DQS toggle到DRAM颗粒，DRAM颗粒用DQS上升沿来采样DDR时钟CLK，并将采样结果通过对应DQ信号反馈给SOC芯片，SOC芯片根据DQ采样结果推移发送DQS的delay，以使写方向DQS信号在DRAM侧跟CLK边沿对齐。

作为本发明的优化方案，步骤S1-1和S1-2的操作顺序可调换。

本发明具有积极的效果：1)本发明可以普适性的实现DDR类协议接口DQ数据位宽的自动化识别，原理简单，实现方便；

2)本发明在DDR类内存系统中具有普适性，无论DDR/LPDDR/GDDR/HBM等，可拓展迁移。

3)本发明在初始化配置DDR子系统的过程中，增加了软件自动化程度，减少后续维护成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是本发明的流程示意图；

图2是本发明WL train工作时序图；

图3是本发明16bit DDR数据位宽由两颗X8颗粒拼接结构示意图；

图4是本发明8bit DDR数据位宽由一颗X8颗粒拼接结构示意图。

具体实施方式

如图1所示，本发明公开了一种利用WL train识别DDR位宽的方法，该方法包括如下步骤：

S1、初始化配置DDR接口时，DDRPHY按照16bit DQ数据位宽进行WL train自适应调节；

S2、PCBA的DRAM颗粒接收到DDRPHY发送的信号后，反馈电平跳变信号至DDRPHY；

S3、若DDRPHY接收并识别DRAM颗粒高8bit和低8bit电平跳变信号则DQ数据位宽为16bit；若DDRPHY仅接收DRAM颗粒低8bit电平跳变信号则DQ数据位宽为8bit。在硬件PCB板上，冗余不用的DQ/DQS需要固定接电源或地处理。

众所周知，DDR作为高速接口，在初始化配置时，WL train自适应调节的具体包括下面四个步骤train：

S1-1、WL train：调节写方向的DQS delay；

S1-2、RX DQS GAT train：调节读方向的DQS delay；

S1-3、Read train：调节读方向的DQ delay；

S1-4、Write train：调节写方向的DQ delay。

执行WL train操作时，SOC芯片内DDRPHY会发送写方向DQS toggle(断断续续的信号翻转)到DRAM颗粒，DRAM颗粒用DQS上升沿来采样DDR时钟CLK，并将采样结果通过对应DQ信号反馈给SOC芯片，SOC芯片根据DQ采样结果推移写方向DQS的delay，以使写方向DQS信号在DRAM侧跟CLK边沿对齐。如图2所示，DDRPHY作为source端发出的差分时钟信号CK_t跟差分数据边带信号diff_DQS通过PCB板传递到DRAM(Destination端)时，在时域上会delay变形；DRAM会把接收到的diff_DQS信号做时钟去采样CK_t，并把采样结果通过DQ返回给SOC芯片侧DDRPHY；假设一开始采样结果DQ是0，DDRPHY通过推移diff_DQS一小段相位后，DQ跳变为1，即表示DRAM(Destination端)diff_DQS信号跟CK_t边沿对齐了，达成WL train目标。

以上S1-1至S1-4都是由SOC芯片内DDRPHY模块完成，除了S1-1跟S1-2可以颠倒顺序外，其它全部要严格按照上面顺序根据DDR接口位宽来执行train操作。在具体实践过程中，把WL train放在最前面，默认按照SOC芯片设计的最大DDR接口位宽16bit来初始化DDR系统并一开始做WL train。

如果PCBA完整对接了16bit DQ的DRAM颗粒，那么WL train会成功完成(DDRPHY可以正确接收并识别DRAM高8bit DQ跟低8bit DQ反馈回来电平跳变信号)，后续就正常按照16bit DQ的DDR接口来做其它train与配置操作。

如果PCBA上仅对接了低8bit DQ的DRAM颗粒(高8bit DQ会外接固定电平到电源或者地)，那么第一次按照16bit DQ去做WL train就会失败(DDRPHY仅可以接收DRAM低8bitDQ反馈回来电平跳变信号，高8bit DQ接固定电平，不会反馈电平跳变信号)，第一次按照16bit DQ做WL train失败后，立即复位整个DDR系统，并重新按照8bit DDR接口来做DDR初始化train操作。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。