基于分合思想的并行计算硬件结构

摘要

本发明提出一种基于分合的思想的并行计算硬件电路结构，包括：多个第一并行计算单元和多个第二并行计算单元；任务调度器，用于对所述多个第一并行计算单元和多个第二并行计算单元进行控制；全局存储器，用于存储全局数据；本地存储器，用于在计算开始后，存储所述多个第一并行计算单元计算的中间结果，并提供给所述多个第二并行计算单元；和数据控制器，用于为所述多个第一并行计算单元和所述任务调度器提供数据。利用本发明实施例提出的针对并行计算应用的硬件结构，可有效地掩盖了调度、同步和通信的设计思考，使设计者可以直接关注算法的计算部分的表述，因此能够降低并行电路设计复杂度，且能够很大程度缩小电路设计与实现的时间。