包括具有用于产生拉伸及压缩应变的嵌入SI/GE材料的NMOS及PMOS晶体管的半导体器件

摘要

通过于一个主动区(active region)(105A，205A，305A，405A)中形成实质连续的和均匀的半导体合金(107，207，307，407)，同时于第二个主动区(105B，205B，305B，405B)中图案化该半导体合金(107，207，307，407)以便于其中心部分(central portion)提供基底半导体材料(113B，213B，313B，401)，可以引发不同类型的应变，同时，于提供该基底半导体材料(113A，213A，313A，413A)之对应的覆盖层后，可使用广为接受的工艺技术来形成栅极介电质(122，322，422)。于一些例示实施例中，提供实质自行对准(self-aligned)工艺，在该工艺中可根据已用来界定其中一个主动区(205B，305B)的基底半导体材料的中心部分(213B，313B)的层(208，308)而形成栅极电极(gate electrode)(121，221，321，421)。因此，通过使用单一半导体合金(107，207，307，407)，可以个别地增强不同导电率类型的晶体管(120A，120B)的效能。