在单个网格上并发处理多个图的粗粒度可重构阵列处理器

摘要

处理器(20)包括计算结构(24)和控制器(32)。计算结构包括计算节点(28)的阵列和可配置地连接计算节点的互连(30)。控制器被配置成接收各自指定代码指令的至少不同的第一和第二数据流图(DFG)(54)，控制器还被配置成配置计算结构中的计算节点和互连中的至少一些以并发地执行在第一DFG和第二DFG中指定的代码指令，并向计算结构发送执行在第一DFG中指定的代码指令的多个第一线程和执行在第二DFG中指定的代码指令的多个第二线程，从而使计算结构至少在给定时间间隔期间执行在第一DFG中指定的代码指令和在第二DFG中指定的代码指令两者。