用于存储器装置的决策反馈均衡器的复位速度调制电路系统

摘要

本申请涉及用于存储器装置的决策反馈均衡器的复位速度调制电路系统。本文所描述的系统及方法提供包含一或多个相位的决策反馈均衡器DFE电路系统。所述一或多个相位在所述相位的相应输入处接收位反馈。所述DFE电路系统还可包含可变复位电路系统。所述可变复位电路系统可在所述相位中的每一个的输入处复位所述位反馈的电压。所述可变复位电路系统经配置以在复位之间改变其复位频率。

说明书

技术领域

本公开的实施例大体上涉及用于存储器装置的决策反馈均衡器(DFE)的领域。更具体来说，本公开的实施例涉及使用DFE复位发生器调制复位DFE的相位的速度。

背景技术

半导体装置(例如，存储器装置)利用具有数据信号、数据选通及/或其它信号的相移的时序来执行操作(例如，写入操作、读取操作、刷新操作)。DFE可用于维护多个(例如，4个)先前数据位的缓冲区，以提高解释当前位是高位还是低位的准确性。有时，通过接收器传输的位受到由先前位传输引起的干扰(称为符号间干扰(ISI))的影响。DFE可使用来自不同位传输的位反馈来减少这些干扰。举例来说，如果DFE存储先前的低数据位，则当基于存储于DFE中的值锁存下一位传输时，数据线(DQ)可使用较低电压电平，并且当前数据位将被解释为相对于较低电压电平的逻辑高或低。有时，存储于DFE中的数据将在连续数据突发之间，例如在写入命令或读取命令之间复位，以便不使用来自先前数据事务的不正确或过时数据值进行未来的校正操作。然而，在第一数据突发完成之后及在第二数据突发到达DFE之前，将完成DFE复位操作。至少出于此原因，DFE复位操作通常设计成尽可能快，且复位信号可能会与后续写入突发的开始竞争。

实际上，随着存储器装置内的操作频率变化，DFE复位发生器可不再生成与依序命令的传输时间兼容的复位信号。举例来说，如将了解，在较慢频率下，DFE复位操作可能会在数据反馈能够用于校正符号间干扰(ISI)之前过早地复位数据反馈。DFE复位的部署可能会持续存在额外问题，例如复位周期随时间的非期望漂移(例如，提前或延迟)和及/或难以维护与DFE操作相关的时序参数。事实上，这些条件可能使维持DFE复位变得更加困难，所述DFE复位足够快以处理在数据时钟选通(DQS)的切换中存在一个周期间隔，但又不会太快以至于DFE复位过早地清除要锁存的数据反馈(例如，反馈位)的情况。本公开的实施例可涉及上文所阐述的问题中的一或多个。

发明内容

本公开的方面提供一种存储器装置，其包括：输入缓冲器，其经配置以存储经由数据路径传输的先前位的一或多个指示；及决策反馈均衡器(DFE)电路系统，其包括：复位速率控制电路系统，其经配置以生成DFE复位速率调整信号；及信号发生器，其经配置以：接收时序信号及所述DFE复位速率调整信号；及将控制信号传输到所述输入缓冲器，其中响应于所述时序信号及所述DFE复位速率调整信号而生成所述控制信号，并且其中所述控制信号经配置以调整用于复位先前位的所述一或多个指示的DFE复位操作的时序。

本公开的另一方面提供一种装置，其包括：多个相位，其经配置以在所述多个相位的相应输入处接收位反馈；及可变复位电路系统，其经配置以在第一数据突发与第二数据突发之间的所述多个相位中的每个相应相位的输入处复位位反馈的电压，其中所述可变复位电路系统经配置以在依序数据突发之间改变其复位频率。

本公开的另一方面提供一种方法，其包括：在复位速率控制电路系统处生成决策反馈均衡器(DFE)复位速率调整信号，其中所述复位速率控制电路系统至少部分地基于指示将在DFE复位操作期间使用的频率的速率控制信号而生成所述DFE复位速率调整信号；至少部分地基于传输到DFE电路系统的数据而生成时序信号；将所述DFE复位速率调整信号及所述时序信号传输到信号发生器；使用所述信号发生器生成用于存储器装置的所述DFE电路系统的复位控制信号；及使用所述复位控制信号选择性地复位所述DFE电路系统的相位以执行所述DFE复位操作。

附图说明

在阅读以下详细描述并且参考图式之后可更好地理解本公开的各个方面，在图式中：

图1是根据实施例的说明具有决策反馈均衡器(DFE)电路系统的存储器装置的某些特征的简化框图，所述DFE电路系统包含确定由存储器装置接收的数据的级别且包含DFE复位电路系统的DFE；

图2是根据实施例的说明包含多个相位及抽头的图1的DFE的简化框图；

图3是根据实施例的图1的DFE复位电路系统的复位速率控制电路系统的示意图；

图4是根据实施例的图1的DFE复位电路系统的信号发生器的示意图，所述信号发生器生成DFE复位的时序信号；

图5是根据实施例的图1的DFE复位电路系统的切换电路系统的示意图；

图6是根据实施例的可由图1的存储器装置使用的时序图，其展示根据第一速率的来自DFE复位发生器的DFE复位信号；及

图7是根据实施例的可由图1的存储器装置使用的时序图，其展示根据第二速率的来自DFE复位发生器的DFE复位信号。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何这样的实际实施方案的发展中，如同在任何工程或设计项目中，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如与系统相关及企业相关约束条件的一致性，这可从一个实施方案到另一实施方案变化。此外，应了解，这种发展努力可能是复杂且耗时的，然而将是从本公开中获益的所属领域的技术人员从事的设计、构造及制造的例程。

决策反馈均衡器(DFE)可利用一或多个相位来跟踪先前的数据级别以解释传入数据级别。在与存储器事务(例如，读取或写入操作)相关联的数据突发之间，可使用DFE复位电路系统将相位的一或多个输入缓冲器及/或其它电路系统复位到初始状态(例如，全部高值或低值)。然而，当存储器操作的交易速率(例如交易速度)增加时，在依序操作之间的时间段减小，从而使其间执行复位操作的时间较少。这可增加DFE复位操作在下一写入操作期间部分地继续(例如，部分地进行中)的可能性。由于相位及/或抽头发生过早或不合时宜的复位，这可能会导致DFE复位操作不准确，这样可能会误报为纠正符号间干扰而锁存的信号。换句话说，可能希望DFE复位发生得足够快以完成每个DFE抽头或相位输入的完全复位，以实现最快的存储器数据速率，但足够慢以实现最慢的存储器数据速率，因此在相应相位使用相应DFE抽头的历史来补偿ISI之前，相应相位不会发生DFE复位。由于有时希望在最短的时间量内及在突发之间的间隙量最小的情况下发生DFE复位，因此这种约束可能会受到进一步限制。针对满足这些标准的DFE复位操作使用单个时序可能仅适用于彼此相似的数据速率，并且存储器的最慢数据速率与最高数据速率之间的差越大，就越难找到适用于两种数据速率的DFE复位时序。实际上，具有可变时序的DFE复位可在各种操作频率下实现合适的操作，而不管操作频率之间的相对数据速率差如何。

如本文所描述，DFE复位电路系统可接收控制信号及/或可存取数据速率寄存器且使用存储于数据速率寄存器中的信息来调整用于生成复位时序信号的速率。存取数据速率寄存器允许DFE复位电路系统根据存储器事务速率调整复位速率，因此降低DFE复位与先前事务重叠的可能性并增加复位操作满足其它时序约束的可能性。

现在转向各图，图1是说明存储器装置10的某些特性的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率(DDR5)同步动态随机存取存储器(SDRAM)装置。与先前各代双数据速率(DDR)SDRAM相比，DDR5 SDRAM的各种特征允许减少的功率消耗、更多的带宽，及更多的存储容量。

存储器装置10可包含多个存储器存储体12。举例来说，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可提供于布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每个SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有多个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可进一步经布置以形成存储体组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体组的16个存储器存储体12，每个存储体组包含2个存储器存储体。举例来说，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体组的32个存储器存储体12，每个存储体组包含4个存储器存储体。取决于整个系统的应用及设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。

存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自例如控制器20的外部装置的多个信号(例如，信号18)。控制器20可将各种信号18(包含DQ信号)提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。

如将了解，命令接口14可包含多个电路，例如时钟输入电路系统22及命令地址输入电路系统24，例如以确保对信号18的适当处理。命令接口14可从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(Clk_t)及条，或互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上输入，且在正及负时钟边缘两者上传输或接收数据。

时钟输入电路系统22接收真时钟信号(Clk_t)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环路(DLL)电路系统30。DLL电路系统30基于接收到的内部时钟信号CLK生成相控内部时钟信号LCLK。将相控内部时钟信号LCLK供应到例如I/O接口16，并且相控内部时钟信号LCLK用作用于确定读取数据的输出时序的时序信号。

还可将内部时钟信号/相位CLK提供到存储器装置10内的各种其它组件，并且内部时钟信号/相位CLK可用于生成各种附加内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器32。命令解码器32可从命令总线34接收命令信号，并且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可通过总线36将命令信号提供到DLL电路系统30，以协调相控内部时钟信号LCLK的生成。举例来说，相控内部时钟信号LCLK可用于通过输入/输出(IO)接口16对数据进行计时。

此外，命令解码器32可解码例如读取命令、写入命令、模式寄存器集命令、激活命令等的命令，且经由总线路径40提供对与命令对应的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。在一个实施例中，每个存储器存储体12包含存储体控制块26，所述存储体控制块提供必需的解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以促进进出存储器存储体12的命令的执行。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为用于容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t及Clk_c)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路系统24，其经配置以通过例如命令解码器32接收和传输命令以提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号启用存储器装置10以处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取通过命令编码于CA<13:0>总线上。

另外，命令接口14可经配置以接收多个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号，以促进存储器装置10内的适当阻抗匹配。举例来说，复位命令(RESET_n)在加电期间可用于复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转信号以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得其可交换以用于实现信号到存储器装置10的特定路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式以用于连接性测试。

命令接口14还可用于针对可检测到的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，如果检测到循环冗余校验(CRC)错误，则可从存储器装置10传输警告信号(ALERT_n)。也可生成其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

通过经由IO接口16传输及接收数据信号44，可利用上文所论述的命令及计时信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体地说，可通过包含多个双向数据总线的数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据。通常在一或多个双向数据总线中传输及接收通常被称为DQ信号的数据IO信号。数据路径46可将DQ信号从串行总线48转换到并行总线49。

对于例如DDR5 SDRAM存储器装置的某些存储器装置，IO信号可分成上部字节及下部字节。举例来说，对于x16存储器装置，IO信号可分成例如对应于数据信号的上部字节及下部字节的上部IO信号及下部IO信号(例如，DQ<15:8>及DQ<7:0>)。

为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称为DQS信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置10(例如，用于读取命令)驱动DQS信号。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t及Clk_c)，可提供DQS信号作为数据选通信号的差分对(DQS_t及DQS_c)，以在读取及写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可分成上部数据选通信号及下部数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)，其对应于例如发送到存储器装置10及从存储器装置10发送的数据的上部字节及下部字节。

DQS信号由控制器20驱动到存储器装置10以在写入数据中进行选通。当写入操作完成时，控制器20将停止驱动DQS且允许其浮动到不确定的三态条件。当DQS信号不再由控制器20驱动时，从控制器20到存储器装置10的外部DQS信号将处于未知/不确定状态。此状态可能会导致存储器装置10内部的不期望行为，因为存储器装置10内部的内部DQS信号可处于中间电平及/或可振荡。在一些实施例中，当控制器20停止驱动外部DQS信号时，甚至外部DQS信号也可在I/O接口16处振铃。

DDR5规范可包含短后同步码周期，其中在最后一个写入数据位之后外部DQS信号仍由控制器20驱动，以允许用于在控制器20停止驱动外部DQS信号之前禁止写入电路系统传播的时间。DDR5规范可定义可使用模式寄存器选择的短(例如，0.5时钟循环(tCK))后同步码周期及长(例如，1.5tCK)后同步码周期。然而，短后同步码周期可提供复位DFE缓冲器的短时间段。

返回图1，还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。可将ZQ校准信号提供到参考引脚并且ZQ校准信号可用于通过在过程、电压及温度(PVT)值的改变中调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的接地(例如，系统的低参考电压)电压(GND、VSS)之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成一种模式，其中信号通过同一引脚环回通过存储器装置10。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据及选通两者或可能仅包含数据引脚。这通常预期用于监视在IO接口16处由存储器装置10捕获的数据。

如将了解，各种其它组件，例如电源电路系统(用于接收外部逻辑高系统电压(VDD)及VSS信号)、模式寄存器(用于定义可编程操作及配置的各种模式)、读取/写入放大器(例如，用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等还可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

DDR5允许连续地执行写入操作，使得数据项在两个连续写入之间无间隙。在这种情况下，可完全消除用于第一写入操作的正常后同步码及/或用于第二写入操作的正常前同步码。对于一些连续写入操作，在第一写入操作的数据突发与第二写入操作的数据突发之间可能存在具有特定间隙(例如，1、2、3，或更多个循环)的循环间隙。对于这些情况，可能存在指定的部分后同步码及/或部分前同步码以支持这些操作。

在一些连续写入操作中，在第一写入操作与第二写入操作之间的间隔使得符合整个第一后同步码和第二前同步码，并且在两个写入操作之间甚至可能存在额外的时钟循环。当第一后同步码与第二前同步码之间存在额外的时钟循环时，可取决于规范停用(浮动)或驱动DQS选通。因此，当在写入操作之间发生足够的复位时间时，DFE电路系统50可在写入突发结束时使用DFE复位电路系统54来复位DFE 52，但是当写入操作之间没有足够的时间(例如，少于2个DQS循环)时可至少部分地抑制复位。

数据路径46、I/O接口16，及/或命令接口14可包含接收器，所述接收器至少包含决策反馈引擎(DFE)电路系统50。DFE电路系统50可使用DFE 52，所述DFE包含多个(4个)抽头及相位来锁存先前位(例如，高或低)，所述先前位可用于解释数据IO信号(通常称为DQ信号)中的传入数据位。相位(例如，相位电路系统)可包含输入缓冲器电路系统、寄存器、数据锁存器、NAND门、NOR门、AND门、OR门、反相器门等，以捕获先前位及/或生成电压参考信号来补偿符号间干扰(ISI)的影响。DFE电路系统50使用DQ信号中的先前电平来增加解释DQ信号中的进入位的准确性。

对于无间隙写入或以写入之间的切换互同步码间隔开的写入，由于没有足够时间来完成互同步码(例如，来自连续写入中的较早写入的后同步码，及来自连续写入中的较晚写入的前同步码)或所定义切换，因此DFE 52可连续地更新及跟踪信道上的每一数据位。对于间隔足够远且具有非切换互同步码的写入，DFE 52在写入之间的非切换时间期间不会更新，并且其寄存器将变得无法用于收集互同步码之后的第一数据位。在一些实施例中，非切换互同步码可在指定切换已在写入之间发生时发生，或者可指定为不含有切换。在一些实施例中，存储器装置10的规范可定义将非切换互同步码保持到指定值(例如，数据高)，使得存储器装置10可知晓信道历史，即使存储器装置10未收集信道历史。通过使用DFE 52的复位使寄存器复位到指定的(例如，所有高数据)状态，存储器装置10可在互同步码的非切换部分期间将DFE历史更新为没有数据收集的值。

DFE电路系统50包含DFE复位电路系统54，以执行将DFE 52复位到已知的信号值。然而，如先前所提及，当在命令之间发生复位的持续时间不足时，DFE电路系统50可抑制(例如，不开始)复位。因此，DFE电路系统50可至少部分地基于命令之间的持续时间选择性地执行DFE复位操作。DFE电路系统50的操作可在所抑制复位的数目减少时改进，由此准许发生更多复位。为此，当数据事务速率改变以增加复位在命令之间的复位持续时间内拟合的可能性时，可减少用于执行复位的时间长度。当DFE复位电路系统54使用本文所描述的系统和方法时，其可称为可变复位电路系统。实际上，将可变复位电路系统用作DFE复位电路系统54可使DFE复位电路系统54的复位逻辑能够改变依序数据突发之间的复位频率，或基于存储器装置10的一或多个特性例如通过基于来自控制器20的写入突发之间的间隔而增加DFE复位的频率。

为了详细说明，图2是DFE 52的框图。DFE 52包含在数据路径46的接收器电路系统中的四个相位72。DFE 52接收将经由数据路径46传输的数据70，并且每个相位72可包含输入缓冲器电路系统(未说明)。DFE 52的四个相位72接收指示先前传输的位(例如，在抽头68处的数据74反馈)的电压，所述电压用于调整接收到的系统参考电压(未说明)。应注意，数据70可在与每一相位72的一或多个电连接上传输。然而，每一相位72可处理在时间上相对偏移的数据，使得对于一个相位72的数据70的接收及数据74的输出相对于其它相位72以特定持续时间交错。以此方式，数据74中的每一个可不同时输出且基于特定持续时间交错。因此，每一相位72可接收相对于彼此在时间上偏移的相应时钟信号66。举例来说，时钟信号66A的第一转变可领先于时钟信号66B的第一转变180度(°)，时钟信号66B的第一转变可领先于时钟信号66C的第一转变180°，时钟信号66C的第一转变可领先于时钟信号66D的第一转变180°，并且时钟信号66D的第一转变可领先于时钟信号66A的第二转变180°，但是可落后于时钟信号66A的第一转变540°。数据74输出可基于相应时钟信号66的时序相对于彼此延迟或偏移，如在用于相应数据74的图2的符号(例如，“Q0”、“Q180”、“Q360”、“Q540”)上指示。数据70可作为二进制数据逐位传输到每一相位72。且因此，使用相位72D作为实例，与时钟66D到D相位72D的第一转变相对应的二进制数据可作为数据74D输出并且相对于数据74A在时间上偏移540°。类似偏移时序施加到其它相位72以随时间生成经调整数据74A、74B、74C及74D。尽管本文中描述180°差，但应理解，可使用计时信号及/或数据输出之间的任何延迟量。

为此，每一相位72使用抽头68，每个抽头接收数据74反馈以调整用于将传入位(例如，传入数据70)与其进行比较的参考电压。应注意，这仅为DFE电路的一个实例，并且也针对ISI进行调整的其它DFE电路系统可与本文所描述的可变复位系统及方法组合或替代地使用。调整参考电压可均衡到数据路径46的输入，从而减少ISI对传入位造成的失真。通过补偿ISI失真，接收器性能可改进(例如，减少或消除失真)。由于DFE 52包含四个相位：第一相位72A、第二相位72B、第三相位72C及第四相位72D，每个相位经由相应抽头68接收四位数据反馈，则可补偿四位的ISI。可基于期望校正的失真的位数目而在DFE 52中包含更多或更少的抽头68及相位72。可使用相等数目的抽头及相位72。每一相位72A-D锁存(例如，存储)经由数据路径46传输的先前位的一或多个指示。

DFE 52包含四个相位72，每一相位使用反馈位值(例如输出数据74反馈)来调整来自先前传输的位的ISI，所述ISI可能使当前传输的数据70的位失真。四个相位72可对英语存储器装置10的接收器电路系统，且因此基于当前传输的数据(例如，相位数据70)操作以执行ISI调整。举例来说，对应于第四相位72D的D相位数据70使用基于针对其它先前传输的数据(例如，先前经由第一相位72A传输的数据74A、先前经由第二相位72B传输的数据74B、先前经由第三相位72C传输的数据74C，及先前经由第四相位72D传输的数据74D)捕获的数据而调整的参考电压来锁存。相位72中的一个的相应输入在本文中称为抽头68中的相应抽头。每一相位72可包含求和电路系统，并且因此来自其它相位72的反馈信号中的每一个可馈送到求和电路系统中，以在锁存位的逻辑值时调整相应参考电压值，所述参考电压值用于比较传入位(例如，传入相位数据70)与相应抽头。举例来说，参考电压可具有0.5伏特(v)的电压值，并且用于确定传入数据70的位是否将被锁存为0位或1位(例如，当低于0.5v时为0，或高于0.5v时为1)。然而，与经调整以补偿对所传输的数据值的ISI影响时相比，0.5v的参考电压值可产生较不准确的结果。每一相位72可基于在其抽头68处接收的数据74而调整其相应参考电压以补偿ISI，且因此由每一相位72使用的相应参考电压可为至少部分地基于先前传输的数据反馈信号的特定组合的相同电压或不同电压。每一相位72可基于其分别接收到的时钟信号66的时序操作。

例如响应于计时(例如数据选通)信号停止或暂停到DFE 52的传输，当连续数据流停止时，可复位DFE电路系统50的相位72或其它相关联电路系统。可变复位系统及方法可暂停或停止计时信号传输，以控制复位的时序且因此改进存储器装置10的操作。

为了详细说明，当对于先前传输的位复位由每一相位72捕获的反馈值时应注意。复位太快可能过早地复位所捕获值，从而影响下游抽头68及/或相位72的位历史，并因此可能影响下游调整(例如，例如在来自第一相位72A的反馈数据由第四相位72D使用的情况下)。复位太慢可能没有足够的时间来完成复位并导致类似的调整问题。随着事务速率降低，还可减小在与最后一个位由相位72捕获时相对应的时间和与DFE复位的开始相对应的时间之间的延迟。由事务速率变化产生的变化可能类似地影响DFE复位持续时间，其适合在与最后一个位由相位72捕获时相对应的时间之后的持续时间(如图6及7中所说明)。当事务速率增加时，复位持续时间(例如，其间执行复位的时间段)可压缩(例如，时间缩短及速率增加)。相反地，随着交易速率减小，复位持续时间可增加(例如，时间延长及速率减小)。在图3到5中所示的电路系统可使DFE复位时序改变，由此准许用于复位的合适时间量。也就是说，DFE复位时序可改变某一时间量，所述时间量适合于不中断下游相位的任何进行中的调整操作。

应注意，贯穿本公开，描述某些逻辑门。应理解，如本领域技术人员将熟悉，所描述的逻辑门操作以根据真值表生成输出。举例来说，每一“与非”门可操作以根据表1生成输出，并且每一“或非”门可操作以根据表2生成输出。

表1

表2

图3是复位电路系统54的复位速率控制电路系统78的示意图。复位速率控制电路系统78包含组合逻辑电路系统，其能够从模式寄存器、存储装置、缓存存储器、熔丝、控制器20等接收控制信号，以通过生成DFE复位速率调整信号80(例如，复位速率调整信号80)来调整DFE复位。因此，尽管本文中描述及展示逻辑电路系统的某些组合，但是应理解，组合逻辑的多个组合可经布置以操作以调整DFE复位，并且本文所描述的布置可为使用相对较少量的逻辑来提供可变DFE复位的一个高效布置。复位速率控制电路系统78包含多个互连逻辑门，并且基于寄存器值及熔丝状态的组合而生成复位速率调整信号80。由于由复位速率控制电路系统78接收的信号可改变，因此复位速率调整信号80的特性可改变且可导致下游的DFE 52的复位频率改变。举例来说，可从模式寄存器(未说明)读取速率控制信号82(82A、82B、82C、82D)，并且可基于一或多个熔丝状态生成模式控制信号84(84A、84B)或可从一或多个熔丝状态读取所述模式控制信号。模式控制信号84经由相应电压值指示一或多个熔丝燃烧(例如，高电阻性)还是不燃烧(例如，导电)。模式寄存器可安置于复位电路系统54及/或复位速率控制电路系统78外部，通信地耦合到复位电路系统54及/或复位速率控制电路系统78等。在一些情况下，相较于从模式寄存器及/或熔丝接收信号，复位速率控制电路系统78可直接地接收控制信号。这些控制信号可从两个或更多个操作复位模式中识别要使用的操作复位模式，其中每个操作复位模式对应于适合于存储器装置10的不同操作频率的不同复位频率。在图3中，控制信号指示是否使用存储器装置10的两个复位频率中的一个。

速率控制信号82及模式控制信号84的组合指示潜在复位的时序(用于减小的事务速率的缓慢复位时序，或用于增加的事务速率的快速复位时序)。这些信号的值可基于从感测数据确定，例如在诊断测试等期间获得的部分的相应过程电压温度(PVT)性能而在每个部分(例如，每个存储器装置10)基础上改变。不同存储器装置10可具有不同速度等级，并且在制造期间，可对各种存储器装置10进行分级以识别它们将被分配哪个速度等级。存储器装置10可仍以较慢数据速率使用相对较快的速度等级部分。当前使用条件的速度等级(例如，当前操作的速度)可存储于模式寄存器中，并且存储于模式寄存器中的值可控制DFE 52的复位速率，从而准许DFE 52的复位速率随着操作速度及/或操作条件的改变而调整。因此，速率控制信号82基于引起生成复位速率调整信号80的速度等级的指示来启用复位速率的控制。当生成具有与逻辑高状态相对应的电压的复位速率调整信号80时，可激活较慢速率模式。在使用多于两个速率模式(例如，较慢速率模式及较高速率模式)的装置中，额外电压电平及/或逻辑电路系统输出可用于确定与经由模式寄存器指示的等级相对应的速率模式。

举例来说，当速率控制信号82A-D各自在模式寄存器中存储为逻辑低值时，并且当模式控制信号84A及84B都是来自熔丝状态的逻辑高值时，激活较慢速率模式。如将了解，在图6中展示此较慢速率模式。

为了生成复位速率调整信号80，在复位速率控制电路系统78处接收速率控制信号82。速率控制信号82可在从模式寄存器逐个地读取之后依序地接收，或可在基本上相似的时间并行地接收。类似地，模式控制信号84可在从熔丝状态逐个地读取之后依序地或并行地接收。

在“或非”(NOR)门86处，速率控制信号82D与速率控制信号82C相比较。来自NOR门86的输出由反相器88反转且作为输入传输到NOR门90。

在“与非”(NAND)门92处，速率控制信号82B与模式控制信号84B相比较。来自NAND门92的输出作为输入传输到NAND门94。NAND门94还从NAND门96接收输出作为输入。NAND门96基于速率控制信号82A及模式控制信号84A的输入而生成其输出。

在NOR门90处，来自NAND门94及反相器88的输出相比较，并且来自NOR门90的输出通过依序耦合的反相器98(98A、98B、98C、98D)传输。通过反相器98传输输出可延迟输出的传输，以便将输出的传输时序与另一信号传输对准，同时还有助于保持信号的信号完整性。输出作为复位速率调整信号80传输到下游电路系统。

图4是DFE电路系统50的信号发生器120(例如，DFE复位信号发生器)的示意图，所述DFE电路系统生成DFE复位操作的时序信号。信号发生器120在NOR门122处从复位速率控制电路系统78接收复位速率调整信号80。当复位速率调整信号80对应于逻辑高状态(例如，由对应于逻辑高状态的电压表征)时，NOR门122输出对应于逻辑低状态(例如，由对应于逻辑低状态的电压表征)的信号。在一些情况下，还将突发斩波信号124输入到NOR门122。当到NOR门122的任一个或两个输入是对应于逻辑高状态的信号时，NOR门122输出对应于逻辑低状态的信号。当两个输入是对应于逻辑低状态的信号时，NOR门122输出对应于逻辑高状态的信号。来自NOR门122的输出通过反相器126反转且通过锁存器128锁存。锁存器128响应于在“LAT”输入处接收到的来自NAND门132的输出的上升边缘而存储“D”输入的值。在一些情况下，控制器20及/或DFE复位电路系统54可操作开关130，以使来自反相器126的输出绕过锁存器128。当测试存储器装置10时(即，在测试操作模式中时)可能需要绕过锁存器128，然而，其它操作也可使用此锁存器128绕过状态。

响应于来自NOR门134及NOR门136的输出而生成来自NAND门132的输出。响应于最后一个位减去三个时钟循环(LASTBITM3)信号138及最后一个位减去两个时钟循环(LASTBITM2)信号140，NOR门134生成输出。响应于最后一个位减去一个时钟循环(LASTBITM1)信号142及最后一个位减去零时钟循环信号(LASTBITM0)144，NOR门136生成输出。LASTBITM0信号144是最后一个位减去零循环，LASTBITM1信号142是最后一个位减去一个循环，LASTBITM2信号140是最后一个位减去两个时钟循环，及LASTBITM3 138是最后一个位减去三个时钟循环。应注意，LASTBITM3信号138、LASTBITM2信号140、LASTBITM1信号142及LASTBITM0信号144中的每一个可由上游延迟电路延迟多个时钟循环。应注意，LASTBITM3信号138可另外由延迟门146(例如，延迟块)延迟。此外，还应注意，额外组合电路系统可用于进一步改变DFE复位操作的DFE复位时序及/或其它特性，并且这些可变复位时序调整系统及方法可与其它DFE复位系统及方法组合。

来自锁存器128的输出可由反相器154反转，以作为DFE两相复位控制信号反相156输出。来自反相器154的输出可由反相器158再次反转，以作为DFE两相复位控制信号160(例如，来自反相器154的输出的反相、DFE两相复位控制信号反相156的反相)输出。将DFE两相复位控制信号160从信号发生器120输出到图5的分布电路系统172。DFE两相复位控制信号160可在某一持续时间内传输，所述持续时间对应于LASTBITM3信号138的传输时间直到LASTBITM0信号144的传输时间。

当将使用较慢复位模式时，复位速率调整信号80在锁存或存储时具有逻辑高值，从而使具有逻辑高信号的DFE两相复位控制信号160从反相器158输出。因此，具有逻辑高信号的DFE两相复位控制信号160使下游电路系统使用较慢复位模式。举例来说，分布电路系统172可接收DFE两相复位控制信号160并将具有逻辑高状态的DFE两相复位控制信号160解释为指示较慢复位模式，并因此通过其生成复位切换信号(如图5中所示)开始较慢复位操作。

在此实例中，经由作为逻辑高电压的复位速率调整信号80启用的较慢复位操作(例如，第一复位模式)比正常复位模式(例如，第二复位模式)慢一个时钟循环。特定复位模式的延迟或提前可基于例如用于分配指示复位模式及正在复位的输入缓冲器的信号的锁存器、逻辑门、反相器等的数目而可编程。因此，可使用这些系统及方法应用任何合适量的延迟或提前。还应注意，根据其它系统操作，锁存器128可在控制器20需要时使用复位信号162复位，例如在生成DFE两相复位控制信号160之后。

图5是DFE电路系统50的切换电路系统184的部分示意图，所述DFE电路系统响应于来自分布电路系统172的复位切换信号186而起始或有助于起始DFE复位操作。切换电路系统184在分布电路系统172处从信号发生器120接收DFE两相复位控制信号160，所述分布电路系统修改DFE两相复位控制信号160以生成复位切换信号186。DFE两相复位控制信号160使分布电路系统172在写入命令之间将复位切换信号186用脉冲调制为低，从而经由输入缓冲器188开始DFE复位操作。尽管输入缓冲器188展示为一个输入缓冲器，但应理解，输入缓冲器188可表示与一或多个DFE 52相关联的一或多个输入缓冲器。

尽管复位切换信号186具有逻辑低电压值，但是来自NAND门190的输出具有逻辑高电压输出。实际上，尽管NAND门190接收逻辑低电压作为复位切换信号186，但是来自NAND门190的输出并不随着作为数据时钟信号(DQS)192传输的电压值的改变而切换。应注意，DQS192可与图2的时钟信号66有关及/或源自相同的原始计时信号或源。输出到输入缓冲器188的逻辑高电压触发DFE 52的一或多个数据锁存器经由输入缓冲器188的复位，且因此触发DFE电路系统50的复位。以此方式，从NAND门190输出的一或多个信号开始或引起由相位72锁存或存储的位反馈的电压的复位。图6及图7说明用于提供两个复位模式的信号，如本文所论述。

图6是与较慢复位模式相关联的信号的时序图，所述较慢复位模式对应于具有逻辑高值的复位速率调整信号80。实际上，时序图展示复位速率调整信号80具有逻辑高电压值，并且此逻辑高电压值由输入信号的状态与复位速率控制电路系统78的组合产生。具体来说，速率控制信号82A-D各自具有逻辑低电压值，并且模式控制信号84A及B两者具有逻辑高电压值。时序图还包含表示到锁存器128的“D”输入的信号212。这些输入响应于LASTBITM3信号138的上升边缘而触发输入缓冲器188复位。在此实例中，LASTBITM3信号138与信号216之间的时间差(例如，持续时间214)是968皮秒(ps)，并且在用于触发输入缓冲器188的复位的复位切换信号186中的下降边缘(例如，切换)之前，DQS 192的最后一个下降边缘之间的时间差(例如，持续时间218)是557ps。将此时序与图7中所示的时序比较会突出显示由复位模式变化实现的复位时序变化。

图7是与较快的正常复位模式相关联的信号的时序图，所述较快的正常复位模式对应于具有逻辑低值的复位速率调整信号80。在这种情况下，LASTBITM3信号138与信号216之间的时间差(例如，持续时间224)为427ps，并且在用于触发输入缓冲器188的复位的复位切换信号186中的下降边缘(例如，切换)之前，DQS 192的最后一个下降边缘之间的所述(例如，持续时间228)是225ps。此所描绘复位模式是比图6中所示更快的复位模式，因为持续时间218是持续时间228的长度的约50％(例如，332ps差)。

通过使用本文所描述的系统及方法，存储器控制器20可选择地移位或减缓(例如，延迟)复位间隔。举例来说，当复位操作时序从所需时序相对地延迟时，控制器20可改变存储于模式寄存器中的值以加速复位间隔，由此随时间对准复位间隔。这在未调整时经历复位间隔移位的装置中可能特别有用。通过消除或减少复位间隔移位的可能性，DFE补偿操作的准确性可通过减少复位操作过早地清除相位72的经锁存反馈数据的频率来提高。

应理解，在图式中的任一个中可包含更多或更少电路系统，包含例如分布电路系统172及输入缓冲器188。此外，可包含额外电路系统以在NAND门190之外执行DFE电路系统50的复位，以基于DQS信号192及复位切换信号186改变(或切换)其输出。

如上文所论述，可从存储于一或多个模式寄存器中的值生成速率控制信号82及模式控制信号84。应了解，其它方法或系统可用于将类似地应用的设置传送到本文所描述的存储器装置10。举例来说，代替或绕过模式寄存器，输入可提供速率控制信号82及/或模式控制信号84，例如来自输入装置(例如，键盘、鼠标、触摸屏、感测装置)或反馈控制环路的输入。在一些情况下，输入可用于对模式寄存器进行编程，并且因此复位可基于来自输入装置及/或反馈环路的输入信号及模式寄存器两者。还可与较早地开始时钟组合来执行所描述的复位操作，以补偿异步飞行时间。

此外，在一些情况下，DFE复位电路系统可为集中式的，而不是分布在并行化器中的每个数据(DQ)线内。使用集中式DFE复位电路系统，可针对多个位在中心起始DFE复位操作(例如，每字节一次)，以节省DFE复位电路通过存储器装置消耗的功率及裸片大小，所述存储器装置利用在多个DQ的多个相位中的局部化DFE复位发生器。以此方式，经生成以传输复位切换信号186的信号还可用于使用共享信号选择性地复位多个单独的DFE电路系统。可与集中式DFE复位电路系统结合使用用于执行变速复位操作的这些系统及方法。

一些装置可结合数据选通计数器(DQS计数器)电路系统及/或分布电路系统172使用复位速率控制电路系统78及复位速率调整信号80。举例来说，DQS计数器对数据突发或命令之间的循环(时钟循环)进行计数，且因此用于触发复位切换信号186从分布电路系统172的传输。

虽然上文论述各种逻辑低及/或逻辑高断言极性，但可在一些实施例中使这些极性中的至少一些反转。此外，在一些实施例中，本文中所论述的逻辑门可置换成类似逻辑功能，例如反相器置换成单个NAND门或其它类似改变。

技术效果包含改变在写入命令突发之间发生的DFE复位操作的开始时间的系统及方法。与DFE复位操作相关联的变化时序可帮助控制器延迟或提前复位操作，以更好地与所需时序对准。将复位速率控制电路系统及额外逻辑门包含到信号生成电路系统以从复位速率控制电路系统接收输出信号还可实现比单独地计时的DFE复位脉冲更宽的操作频率范围。实际上，不同于将DFE的操作限制到一个操作频率(例如，限制到相对快的操作频率或相对慢的操作频率，而不能够在两个模式之间切换)的单独地计时的DFE复位脉冲，本文所描述的系统及方法使DFE复位脉冲可编程。基于存储器装置的硅性能的速度分级，可经由模式寄存器(或通过直接控制信号)对DFE复位脉冲的时序进行编程。实际上，通过改变存储于模式寄存器中的值，可基于DFE输入抽头设置、写入前同步码设置、写入突发长度、硅反熔丝编程、速度等级编程等改变DFE复位脉冲。

本文中所描述的这些系统及方法可实现从较早的时钟(例如，时移四相复位)启动DFE复位操作，以验证DFE复位在比将由四相复位(例如，图7表示的更快复位)支持的存储器装置的速度等级更快的速度等级下适当地计时。此外，可基于DFE输入抽头设置、写入前同步码设置、写入突发长度、硅反熔丝编程、速度等级编程等进一步移位或操纵DFE复位脉冲，例如以改变时移四相复位时序、非时移四相复位时序、两相复位时序、单相复位时序等。

虽然本公开可出现各种修改及替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书限定的本公开的精神及范围内的所有修改、等效物及替代方案。

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