高段差半导体器件平坦化方法

摘要

本发明提供一种高段差半导体器件平坦化方法，包括：在具有高段差的第一材料膜层上形成第二材料膜层，所述第二材料膜层至少覆盖所述第一膜层材料的凹陷区域；采用具有高选择比的刻蚀工艺对所述第一材料膜层的凸起区域和所述第二材料膜层进行刻蚀，以使所述第一材料膜层和第二材料膜层处于同一平面；采用平坦化工艺对所述第一材料膜层和第二材料膜层进行处理，以去除全部的第二材料膜层并使第一材料膜层平坦化。本发明提供的技术方案，能够通过形成第二材料膜层以及刻蚀过程，使半导体器件在平坦化处理前处于接近平面的状态，避免半导体器件在平坦化过程中出现碟陷缺陷。

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种高段差半导体器件平坦化方法。

背景技术

在具有高段差的半导体器件进行平坦化时，如果不做任何处理直接进行平坦化，需要对凸起的部位需要经过较长时间的平坦化处理才能够消除段差，形成平坦的表面，但是，长时间的平坦化处理会导致器件的表面形成碟陷缺陷。为了解决上述问题，通常会采用对凸起区域进行刻蚀，使得凸起区域的高度与凹陷区域的段差减小，从而减少平坦化时间，避免碟陷缺陷的产生。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：在对凸起区域进行刻蚀的时候，由于凸起区域的底部尺寸较顶部尺寸略大，在按照底部尺寸进行刻蚀的时，刻蚀完毕后会在原凸起区域与凹陷位置的交界处出现尖角。在后续的平坦化工艺中，该尖角发生折断形成较大的颗粒，会对器件的表面造成划痕。

发明内容

本发明提供的高段差半导体器件平坦化方法，能够通过形成第二材料膜层以及刻蚀过程，使半导体器件在平坦化处理前处于接近平面的状态，避免半导体器件在平坦化过程中出现碟陷缺陷。

本发明提供一种高段差半导体器件平坦化方法，包括：

在具有高段差的第一材料膜层上形成第二材料膜层，所述第二材料膜层至少覆盖所述第一膜层材料的凹陷区域；

采用具有高选择比的刻蚀工艺对所述第一材料膜层的凸起区域和所述第二材料膜层进行刻蚀，以使所述第一材料膜层和第二材料膜层处于同一平面；

采用平坦化工艺对所述第一材料膜层和第二材料膜层进行处理，以去除全部的第二材料膜层并使第一材料膜层平坦化。

可选地，所述刻蚀工艺对所述第一材料膜层和所述第二材料膜层的选择比不小于50：1。

可选地，所述第二材料膜层为旋转涂布膜层或者光刻胶。

可选地，所述第二材料膜层覆盖所述第一材料膜层的凸起区域和凹陷区域，所述凸起区域的第二材料膜层厚度小于所述凹陷区域的第二材料膜层厚度。

可选地，所述凹陷区域的第二材料膜层厚度不大于500埃米，所述凸起区域的第二材料膜层的厚度不大于100埃米。

可选地，采用具有高选择比的刻蚀工艺对所述第一材料膜层的凸起区域和所述第二材料膜层进行刻蚀包括：

刻蚀所述凸起区域的全部第二材料膜层和凹陷区域的部分第二材料膜层，以暴露凸起区域的第一材料膜层；

刻蚀部分第一材料膜层和凹陷区域的部分第二材料膜层，以使暴露的第一材料膜层与第二材料膜层处于同一平面。

可选地，所述平坦化工艺对所述第一材料膜层和第二材料膜层的去除速率比值为1:1。

可选地，在具有高段差的第一材料膜层上形成第二材料膜层包括：

将具有流动性的第二材料形成于第一材料膜层表面，以使所述第二材料在所述第一材料膜层表面自然流动成型；

对所述第二材料进行硬化，以形成第二材料膜层。

可选地，所述半导体器件为制备了以电容作为存储单元的集成电路的晶圆，所述凸起区域为存储单元对应的区域，所述凹陷区域为外围电路对应的区域。

可选地，所述第一材料膜层为覆盖于所述存储单元和所述外围电路上的氧化物介质膜层。

在本发明提供的技术方案中，在高段差的半导体器件表面设置第二材料膜层，在完成第二材料膜层的设置后，对整个半导体器件表面全部进行刻蚀，通过控制刻蚀的选择比，将凹陷区域的第二材料膜层表面与裸露的第一材料膜层表面刻蚀至同一表面，随后再进行平坦化去除全部的第二材料膜层以及使第一材料膜层表面形成平坦化的表面。在平坦化过程中，其去除量小，平坦化时间短，因此，不会出现碟陷缺陷。

附图说明

图1为本发明一实施例高段差半导体器件平坦化方法的流程图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

本发明实施例提供一种高段差半导体器件平坦化方法，如图1所示，包括：

在具有高段差的第一材料膜层上形成第二材料膜层，所述第二材料膜层至少覆盖所述第一膜层材料的凹陷区域；在一些实施例中，在半导体器件的制备过程中，如果其中一部分具有较高的高度，另一部分具有较低的高度，在两个部分形成之后，再沉积第一材料膜层时，就会导致第一材料膜层随型形成具有较高段差的第一材料膜层，例如，在DRAM的制造过程中，由于电容高度较高，而外围电路的高度较低，在完成电容和外围电路的制备过程后，再次沉积第一材料膜层时，例如沉积氧化物介质膜层时，就会形成具有高段差的第一材料膜层。此时，为了后续的加工工艺，需要将第一材料膜层进行平坦化。在一些实施例中，为了后续平坦化工艺的顺利进行，在第一材料膜层上形成第二材料膜层，第二材料膜层可以仅覆盖凹陷区域，也可以以较厚的膜层覆盖凹陷区域的同时以较薄的膜层覆盖凸起区域。作为一种优选的实施方式，所述第二材料膜层为旋转涂布膜层或者光刻胶。这两种材料在固化之前均具有流动性，在形成第二材料膜层时，可以将材料形成于第一材料膜层上之后，不经任何处理，由材料自身的流动性形成膜层。

采用具有高选择比的刻蚀工艺对所述第一材料膜层的凸起区域和所述第二材料膜层进行刻蚀，以使所述第一材料膜层和第二材料膜层处于同一平面；在一些实施例中，由于第一材料膜层具有较高的段差，因此，在刻蚀过程中，凸起区域的第一材料膜层需要刻蚀的量较大，为了确保刻蚀完毕后裸露的第一材料膜层和第二材料膜层处于同一平面，第二材料膜层需要刻蚀的量较小。因此，采用具有较高选择比的刻蚀工艺，对凸起部位的第一材料膜层具有较高的刻蚀效率，而对第二材料膜层具有较低的刻蚀效率。从而，再经过一段时间的刻蚀后，裸露的第一材料膜层和第二材料膜层处于同一平面。

采用平坦化工艺对所述第一材料膜层和第二材料膜层进行处理，以去除全部的第二材料膜层并使第一材料膜层平坦化。在一些实施例中，由于裸露的第一材料膜层和第二材料膜层基本上处于同一平面，在进行平坦化工艺时，对两者进行等速率的去除，直至全部去除第二材料膜层并且第一材料膜层达到目标厚度即可。在平坦化过程中，其去除量小，平坦化工艺时间短，不会出现碟陷缺陷。

在本发明实施例提供的技术方案中，在高段差的半导体器件表面设置第二材料膜层，在完成第二材料膜层的设置后，对整个半导体器件表面全部进行刻蚀，通过控制刻蚀的选择比，将凹陷区域的第二材料膜层表面与裸露的第一材料膜层表面刻蚀至同一表面，随后再进行平坦化去除全部的第二材料膜层以及使第一材料膜层表面形成平坦化的表面。在平坦化过程中，其去除量小，平坦化工艺时间短，不会出现碟陷缺陷。

作为一种可选的实施方式，所述刻蚀工艺对所述第一材料膜层和所述第二材料膜层的选择比不小于50：1。在一些实施例中，刻蚀选择比的选择取决于第一材料膜层的段差，通常情况下，段差越高，需要的刻蚀选择比越高，而段差越低，需要的刻蚀选择比越低。对于同一段差来说，选择较高的选择比时，能够使暴露的第一材料膜层与第二材料膜层快速的达到同一平面，但是，后续平坦化过程中需要较多的去除量，而选择较低的选择比时，能够增加刻蚀量，但同时会增加刻蚀的时间才能够使第一材料膜层与第二材料膜层达到同一平面。

作为一种可选的实施方式，所述第二材料膜层覆盖所述第一材料膜层的凸起区域和凹陷区域，所述凸起区域的第二材料膜层厚度小于所述凹陷区域的第二材料膜层厚度。在一些实施例中，当采用第二材料膜层覆盖凸起区域和凹陷区域时，由于凸起区域的第二材料膜层和凹陷区域的第二材料膜层时同步刻蚀的，当凸起区域的第一材料膜层开始暴露时，凹陷区域的第二材料膜层已经被去除了一部分。因此，对于整个的刻蚀过程来说，对凹陷区域的第二材料膜层的去除量会增加，减小了后续平坦化工艺的去除量。作为一种优选的实施方式，所述凹陷区域的第二材料膜层厚度不大于500埃米，所述凸起区域的第二材料膜层的厚度不大于100埃米。

作为一种可选的实施方式，采用具有高选择比的刻蚀工艺对所述第一材料膜层的凸起区域和所述第二材料膜层进行刻蚀包括：刻蚀所述凸起区域的全部第二材料膜层和凹陷区域的部分第二材料膜层，以暴露凸起区域的第一材料膜层；刻蚀部分第一材料膜层和凹陷区域的部分第二材料膜层，以使暴露的第一材料膜层与第二材料膜层处于同一平面。本领域技术人员应当理解，本实施方式中的刻蚀过程可以是连续的进行的，在刻蚀过程中可以不进行刻蚀设备或刻蚀剂的更换。在刻蚀过程中，首先会同步刻蚀凸起区域的第二材料膜层和凹陷区域的第二材料膜层，在暴露凸起区域的第一材料膜层的同时，还能够对凹陷区域的第二材料膜层进行减薄，从而减少后续平坦化工艺过程中的去除量。在凸起区域的第一材料膜层暴露后，凸起区域的第一材料膜层会以较高的速率被刻蚀，直至凸起区域的第一材料膜层与第二材料膜层处于同一平面，即停止刻蚀。

作为一种可选的实施方式，所述平坦化工艺对所述第一材料膜层和第二材料膜层的去除速率比值为1:1。由于在刻蚀完成后，第一材料膜层和第二材料膜层基本处于同一平面，平坦化工艺主要是为了进一步去除第二材料膜层和平坦化第一材料膜层。因此，为了保持器件表面始终处于平面状态，平坦化工艺对第一材料膜层和第二材料膜层的去除效率应当保持在1:1。

作为一种可选的实施方式，在具有高段差的第一材料膜层上形成第二材料膜层包括：将具有流动性的第二材料形成于第一材料膜层表面，以使所述第二材料在所述第一材料膜层表面自然流动成型；对所述第二材料进行硬化，以形成第二材料膜层。在一些实施例中，采用具有流动性的第二材料形成于第一材料膜层上，依靠其流动性自然形成了凸起区域较薄而凹陷区域较厚的第二材料膜层，无需其他工艺处理，其工艺程序简单。

作为一种可选的实施方式，所述半导体器件为制备了以电容作为存储单元的集成电路的晶圆，所述凸起区域为存储单元对应的区域，所述凹陷区域为外围电路对应的区域。在一些实施例中，以电容作为存储单元的集成电路中，例如在DRAM中，电容通常具有较高的高度，而外围电路通常具有较低的高度。在制备完成了电容和外围电路之后，为了后续的其他工艺，会再次形成第一材料膜层，例如氧化物介质层，在形成第一材料膜层时，由于第一材料膜层的形成过程中，由于其随型特性，会导致第一材料膜层在对应电容的位置形成凸起区域，而在对应外围电路的位置形成凹陷区域。作为一种可选的实施方式，所述第一材料膜层为覆盖于所述存储单元和所述外围电路上的氧化物介质膜层。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。