三端忆阻神经元器件的制备方法、三端忆阻神经元器件

摘要

本发明公开一种三端忆阻神经元器件及其制备方法，其中制备方法包括依次进行的以下步骤：于衬底上表面制备输入端电极，获得第一中间件，其中输入端电极为银电极；于所述第一中间件上表面制备绝缘层，并在绝缘层上开设接触通孔；于绝缘层上表面制备活性层，并于所述活性层上表面形成输出端电极，获得第二中间件，其中，将活性层位于所述接触通孔内的区域作为活性区域，所述活性区域分别与所述输入端电极的上表面和输出端电极的下表面相接；于所述第二中间件上表面制备限流层，并于所述限流层上表面形成接地端电极，获得三端忆阻神经元器件。本发明提出的三端忆阻神经元器件不需要借助外部电路，即可实时基于所接收的输入信号输出相应的脉冲信号。

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种三端忆阻神经元器件及其制备方法。

背景技术

人工智能和机器学习技术的飞速发展，对计算能力的需求不断增长。随着摩尔定律达到极限，提高芯片算力和降低能耗变得越来越困难。大脑是一个高度复杂的系统，可以有效地将复杂的动力学组合起来进行“计算”，同时具备高性能和低功耗的优势。受大脑启发的神经形态计算最早是在上世纪九十年代被加州理工学院的Carver Mead教授提出来的，主要思想是通过大规模集成电子器件来模拟大脑神经系统的功能。神经形态计算在神经网络计算架构的基础上进一步模拟人脑，以脉冲的形式表达和传递信息，具有异步、事件驱动的特性。与传统的基于冯·诺依曼计算体系的计算系统相比，脑启发的神经形态计算体系结构具有高并行、高能效、高容错性等优点。人脑中有大约10

目前的神经元电路主要是基于传统的CMOS(complementary metal oxidesemiconductor互补金属氧化物半导体)电路搭建，对神经元功能的模拟往往依赖由电容和上百个MOSFET(metal-oxide-semiconductor field-effect transistor,金属氧化物半导体场效应晶体管)器件构成的电路模块组成，导致硬件开销大、电路能耗高、电路设计复杂等问题，不利于高密度、大规模集成、难以支撑构建可比拟人脑功能与集成规模的神经形态计算芯片。

发明内容

本发明针对现有技术中的对现有技术中基于CMOS晶体管和电容组成的模拟神经元器件面积较大的缺点，提供了一种能够直接接受输入信号，然后产生输出，消除了电源供电的需求的三端忆阻神经元器件，以及该神经元器件的制备方法。

为了解决上述技术问题，本发明通过下述技术方案得以解决：

一种三端忆阻神经元器件的制备方法，包括依次进行的以下步骤：

S100、于衬底上表面制备输入端电极，获得第一中间件，其中输入端电极为银电极；

S200、于所述第一中间件上表面制备绝缘层，并在所述绝缘层上开设接触通孔；

S300、于所述绝缘层上表面制备活性层，并于所述活性层上表面形成输出端电极，获得第二中间件，其中，将活性层位于所述接触通孔内的区域作为活性区域，所述活性区域分别与所述输入端电极的上表面和输出端电极的下表面相接；

S400、于所述第二中间件上表面制备限流层，并于所述限流层上表面形成接地端电极，获得三端忆阻神经元器件。

作为一种可实施方式，步骤S100包括：

于所述衬底上光刻定义第一图形区域，基于所述第一图形区域沉积10～70nm的银，形成输入端电极，获得第一中间件。

作为一种可实施方式，步骤S200包括：

于所述第一中间件上光刻定义第二图形区域，所述第二图形区域包含所述输入端电极的部分区域，基于所述第二图形区域沉积绝缘材料，形成绝缘层；

所述绝缘层和所述输入端电极部分重叠，形成重叠区域，对所述绝缘层进行刻蚀，形成接触通孔，所述接触通孔位于所述重叠区域。

进一步地，步骤S300包括：

于所述绝缘层上光刻定义第三图形区域，所述第三图形区域包含接触通孔所在区域，基于所述第三图形区域依次沉积活性材料和惰性金属材料，其中，沉积活性材料以形成活性层，沉积惰性金属材料以形成输出端电极。

进一步地：

所述活性材料为FeO

作为一种可实施方式，步骤S400包括：

于第二中间件上表面光刻定义第四图形区域，所述第四图形区域包含输出端电极的部分区域，基于所述第四图形区域依次沉积绝缘材料和惰性金属材料，其中，沉积绝缘材料以形成限流层，沉积惰性金属材料以形成接地端电极。

作为一种可实施方式：

输出端电极和接地端电极的厚度为30～70nm。

作为一种可实施方式：

限流层的厚度为10-30nm。

作为一种可实施方式：

活性层的厚度为20-40nm。

本发明还提出一种根据上述任意一项所述的方法所制备的三端忆阻神经元器件，该三端忆阻神经元器件包括衬底，以及在衬底上自下而上堆叠的：

作为输入端电极的银电极；

具有接触通孔的绝缘层，本发明中绝缘层与输入端电极部分重叠，接触通孔位于绝缘层与输入端电极的重叠区域；

活性层，所述活性层通过接触通孔与所述输出端电极的上表面相接，即，活性层部分区域位于接触通孔中，与所述输出端电极的上表面相接触，本发明将活性层位于接触通孔中的区域记为活性区域，本发明活性层位于绝缘层上表面；

输出端电极，本发明中活性区域的上表面与输出端电极相接触，下表面与输入端电极相接触，本发明输出端电极位于绝缘层上表面；

限流层，本发明中限流层与输出端电极存在重叠；

接地端电极，本发明中接地端电极位于限流层上表面。

本发明由于采用了以上技术方案，具有显著的技术效果：

本发明所制备的三端忆阻神经元器件，不需要借助外部电路，即可实时基于所接收的输入信号输出相应的脉冲信号。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明中第一中间件的结构示意图；

图2是本发明中第二中间件的结构示意图；

图3是发明三端忆阻神经元器件的结构示意图

图4是发明三端忆阻神经元器件俯视示意图(为了图面的整洁，图中未省略衬底100和绝缘层300)；

图5是图4中A区域的截面放大示意图；

图6是实施例1中三端忆阻神经元器件的电学性能曲线图；

图7是实施例1中三端忆阻神经元器件的输入信号的波形图；

图8是实施例1中三端忆阻神经元器件的输出信号的波形图；

图9是实施例2中三端忆阻神经元器件的电学性能曲线图；

图10是实施例2中三端忆阻神经元器件的输入信号的波形图(input)和输出信号的波形图(ouput)；

图11是实施例3中三端忆阻神经元器件的电学性能曲线图；

图12是实施例3中三端忆阻神经元器件的输入信号的波形图(input)和输出信号的波形图(ouput)

图中：

100为衬底、200为输入端电极、300为绝缘层、400为活性层、500为输出端电极、600为限流层、700为接地端电极；

210为第一电极本体、220为第一连接部；

410为活性区域；

510为第二电极本体、520为第二连接部。

具体实施方式

下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。

实施例1、一种三端忆阻神经元器件的制备方法，包括以下步骤：

S100、于衬底100上表面制备输入端电极200，获得第一中间件，第一中间件的结构示意图如图1所示；

本实施例中输入端电极200为银电极；

S200、于所述第一中间件上表面制备绝缘层300，并在所述绝缘层300上开设接触通孔；

S300、于所述绝缘层300上表面制备活性层400，并于所述活性层400上表面形成输出端电极500，获得第二中间件，第二中间件的结构示意图如图2所示；

本实施例将活性层400位于所述接触通孔内的区域作为活性区域410，所述活性区域410分别与所述输入端电极200的上表面和输出端电极500的下表面相接；

S400、于所述第二中间件上表面制备限流层600，并于所述限流层600上表面形成接地端电极700，获得三端忆阻神经元器件，三端忆阻神经元器件的结构示意图如图3所示，俯视示意图如图4所示。

生物神经元的复杂的动力学行为是来自于神经膜电位的动态行为，而神经膜的动态特性由膜上的离子通道控制，主要包括钾离子通道和钠离子通道，这些离子通道的开关状态能够影响神经膜电位的动态行为，即，电压门控离子通道。

本实施例通过对输入端电极200、活性区域410和输出端电极500的设计，使得在实际工作过程中，诱导银导电细丝在活性区域410中，从输入端电极200向输出端电极500生长，通过银导电细丝在电压下的动态生长和断裂过程来模拟钾离子和钠离子的开关状态，从而模拟生物神经元的基本功能。

传统的CMOS神经元需要使用上百个晶体管和大的电容，占用面积较大，而本申请所提供的三端忆阻神经元器件是基于银导电细丝的动态生长和断裂的机理，银导电细丝的直径可以微缩到10nm，三端忆阻神经元器件占用面积可以小于10nm*10nm，由此可见，本申请所提供的三端忆阻神经元器件不仅是因为忆阻器件本身具有极好的可扩展性(<10nm)，还因为移除了辅助电路，不再需要通常用于实现积分功能的大电容(占用约1-100μm

现有基于两端忆阻器件实现的神经元需采用比较器以将忆阻器件电流转换成输出电压，而比较器是有源器件，需要连接电源；

本实施例通过对限流层600和接地端电极700的设计，实现了无源的神经元器件；本实施例中将限流层600等效为接地的电阻，从而将银导电细丝连通输入端电极200和输出端电极500时所产生的电流转换成电压脉冲，使输出端电极500直接输出电压脉冲，无需电源与比较器所构成的辅助电路，能够有效降低神经元电路的复杂度和占用面积。

对于传统的人工神经元电路，由于需要额外的感知时钟信号，因此读操作会与输入信号相冲突，由于本申请所提供的三端忆阻神经元器件是无源器件，其消除了感知时钟信号，输入信号能够互相靠近甚至重叠，从而实现真正的异步、事件驱动通信。

步骤S100中于衬底100上表面制备输入端电极200，获得第一中间件的具体实现方式为：

于所述衬底100上光刻定义第一图形区域，基于所述第一图形区域沉积10～70nm的银，形成输入端电极200，获得第一中间件。

本实施例中输入端电极200的具体制备方法为：

在准备好的衬底100旋涂一层光刻胶(S1805)，再通过紫外光刻机(365nm波长)曝光形成输入端电极200的图案，在显影液(MF319)浸泡1分钟，即可出现清晰的输入端电极200的区域，即第一图形区域；

沉积一层70nm金属银薄膜到衬底100上，然后将沉积金属银薄膜的衬底100浸入丙酮溶液30分钟，剥离光刻胶和光刻胶上的沉积材料(银)，仅保留第一图形区域所对应的沉积银薄膜形成输入端电极200。

注，采用磁控溅射或者其他镀膜技术制备输入端电极200，如热蒸镀、脉冲激光沉积、原子层层级等；本实施例中采用磁控溅射沉积机沉积金属银，原因为磁控溅射温度较低，光刻胶容易剥离。

进一步地，本实施例所采用的衬底100为SiO

获取p型Si衬底(100晶面)，在p型Si衬底表面生长一层1μm厚的热氧化二氧化硅层，获得SiO

步骤S200中于所述第一中间件上表面制备绝缘层300，并在所述绝缘层300上开设接触通孔的具体实现方式为：

于所述第一中间件上光刻定义第二图形区域，所述第二图形区域包含所述输入端电极200的部分区域，基于所述第二图形区域沉积绝缘材料，形成绝缘层300；

所述绝缘层300和所述输入端电极200部分重叠，形成重叠区域，对所述绝缘层300进行刻蚀，形成接触通孔，所述接触通孔位于所述重叠区域。

绝缘材料例如可采用二氧化硅(SiO

注，光刻定义第二图形区域，基于所述第二图形区域沉积形成绝缘层300的具体步骤可参照上述制备输入端电极200的步骤，本实施例不对其进行赘述，本领域技术人员可根据实际需要自行设定绝缘层300的厚度，满足绝缘需求即可，无需对其进行详细限定，本实施例沉积60nm的绝缘材料形成绝缘层300；

于绝缘层300上开设接触通孔的具体步骤为：

于绝缘层300光刻定义接触窗口，利用现有已公开的刻蚀工艺，将接触窗口所对应的绝缘材料刻蚀掉，形成接触通孔；

本领域技术人员亦可根据实际需要(光刻加工工艺)自行设置接触窗口的大小，本实施例无需对其进行详细限定，本实施例中接触窗口为2μm*2μm的图形区域。

步骤S200中于于所述绝缘层300上表面制备活性层400，并于所述活性层400上表面形成输出端电极500，获得第二中间件的具体方式为：

于所述绝缘层300上光刻定义第三图形区域，所述第三图形区域包含接触通孔所在区域，基于所述第三图形区域依次沉积10-30nm的活性材料和30～70nm的惰性金属材料，其中，沉积活性材料以形成活性层400，沉积惰性金属材料以形成输出端电极500；

活性材料例如可采用FeO

惰性金属材料例如可采用铂金(Pt)、钯(Pd)、钌(Ru)、金(Au)、钛Ti、钽Ta、钨W、锡TiN等惰性金属或上述金属的合金；

本实施例中依次沉积33nm的FeO

注，光刻定义第三图形区域，基于所述第三图形区域依次沉积形成活性层400和输出端电极500的具体步骤可参照上述制备输入端电极200的步骤，本实施例不对其进行赘述。

步骤S400中于所述第二中间件上表面制备限流层600，并于所述限流层600上表面形成接地端电极700的具体实现方式为：

于第二中间件上表面光刻定义第四图形区域，所述第四图形区域包含输出端电极500的部分区域，基于所述第四图形区域依次沉积10-30nm绝缘材料和30～70nm惰性金属材料，其中，沉积绝缘材料以形成限流层600，沉积惰性金属材料以形成接地端电极700。

在实际使用中，限流层600将等效为内置电阻，限流层600越厚，内置电阻越大，如限流层600厚度小于10nm，难以起到绝缘的作用，且所等效的内置电阻过小，所对应限制电流过大，影响三端忆阻神经元器件自动复位的功能，如限流层600厚度超出30nm，所等效的内置电阻过大，难以起到限制电流的作用，本领域技术人员可根据实际需要，于10-30nm的范围内自行设置限流层600的厚度。

本实施例中依次沉积10nm的二氧化硅和70nm的钨化钛，即限流层600为二氧化硅层，接地端电极700为钨化钛电极。

注，光刻定义第四图形区域，基于所述第四图形区域依次沉积形成限流层600和接地端电极700的具体步骤可参照上述制备输入端电极200的步骤，本实施例不对其进行赘述。

参照图3，基于本实施例所公开的制备方法制备所得的三端忆阻神经元器件包括衬底100，以及在衬底100上自下而上堆叠的：

作为输出端电极200的银电极，厚度为70nm；

作为绝缘层300的二氧化硅层，厚度为60nm；

作为活性层400的FeO

作为输出端电极500的铂金电极，厚度为70nm；

作为限流层600的二氧化硅层，厚度为10nm；

作为接地端电极700钨化钛电极，厚度为70nm。

参照图4，其中：

输入端电极200包括第一电极本体210，所述第一电极本体210具有窄部和宽部，其中窄部设有第一连接部220；

输出端电极500包括第二电极本体510，所述第二电极本体510具有窄部和宽部，其中窄部设有第二连接部520；

参照图5活性区域410位于第一连接部220和第二连接部520之间，所述第一连接部220和所述第二连接部520通过活性区域410相接。

本实施例中第一电极本体210的宽部和第二电极本体510的宽部互相远离。

注，本实施例中所述绝缘层300的投影图形(忽略通孔)完全覆盖输出端电极500的投影图形，限流层600的投影图形完全覆盖接地端电极700的投影图形，以达到绝缘的效果。

对本实施例所制备的三端忆阻神经元器件的电学性能进行测试，测试过程为：

令三端忆阻神经元器件的接地端电极700接地，输入端电极200加载直流电压(从0V到0.8V再到0V)，监测输出端电极500的电流，所得电学特性图如图6中CC＝100μA所对应的曲线所示；

参照图6可知：

在直流电压从0V到0.8V的过程中，当输入端电极200加载的直流电压不超过阈值电压(V

在直流电压从0.8V到0V的过程中，直至直流电压小于保持电压(V

利用20nm的二氧化硅层替换本实施例中的限流层600，所得三端忆阻神经元器件的电学特性图如图6中CC＝10μA所对应的曲线所示；

利用30nm的二氧化硅层替换本实施例中的限流层600，所得三端忆阻神经元器件的电学特性图如图6中CC＝1μA所对应的曲线所示；

由图6可知，电流恢复到初始低电流状态的速度与限制电流compliance current(CC)相关；当CC电流越小时，活性区域410中所形成的银导电细丝越细，在表面能和浓度梯度作用下越容易自发断裂，故恢复速度越快；而CC电流与限流层600的厚度相关，限流层600越厚，所等效的内置电阻越大，从而导致CC电流越小，使器件恢复到关态越快。

对本实施例所制备的三端忆阻神经元器件进行功能验证；

由上述测试电学性能的过程可知，当输入电压脉冲信号时，将诱导三端忆阻神经元器件中银导电细丝在活性区域410中，从输入端电极200向输出端慢慢生长，但撤去电压或电压较小时，导电细丝会在表面能和浓度梯度作用下自发的断裂，故在实际使用过程中，可基于上述三端忆阻神经元器件的电学特性实现泄露积累发射leaky integrate-and-fire(LIF)神经元功能，以下对本实施例所制备的三端忆阻神经元器件的神经元功能的实现进行验证，验证步骤如下：

本实施例所制备的三端忆阻神经元器件(限流层600厚度为10nm)的输入端电极200与脉冲函数发生器相连，输出端电极500与示波器相连，接地端电极700接地，其中脉冲函数发生器产生的连续电压脉冲(3.3V，脉冲宽度1ms)；

三端忆阻神经元器件输入信号的波形图如图7所示，输出信号的波形图如图8所示，其工作过程为：

脉冲函数发生器所产生的连续的电压脉冲信号将诱导银导电细丝在活性区域410中生长，此过程是电子隧穿机制占主导，故整个三端忆阻神经元器件的电流极低(10pA)，又因三端忆阻神经元器件的电流极低，故输出端电极500的电压为0V，这个过程相当于神经元的积累过程，但是随着电压脉冲撤去，银导电丝会自发收缩，因而产生了泄露过程，于图8中integration阶段相对应；

当银导电细丝逐渐生长直至连接输入端电极200和输出端电极500，将产生巨大的电流，该电流通过限流层600(等效内置电阻)，限流层600将该电流转换成相应的电压脉冲输出，即为神经元的发射行为，与图8中fire阶段相对应；

由于银导电细丝连通输入端电极200和输出端电极500，将导致三端忆阻神经元器件阻值变小，此时绝大部分电压落在限流层600上，而输入端电极200和输出端电极500两端的电压变小，将导致细导电细丝自发断裂，使三端忆阻神经元器件恢复到高阻值态，以实现了忆阻神经元的自动复位功能，与图8中Auto-reset阶段相对应。

三端忆阻神经元器件在积累过程中，此过程中三端忆阻神经元器件的电流极低(10pA)，三端忆阻神经元器件产生脉冲的整个过程中，功耗大多消耗在发射过程，而发射过程的电流被输出端和限流层600所限制，因此整个三端忆阻神经元器件的功耗最低可达到10fJ。

综上，本实施例所提出的三端忆阻神经元器件在积分过程电流几乎为0，且激发后自动恢复到静态电位，并通过绝缘层300提供具有的限制电流，使三端忆阻神经元器件能够通过单个神经元实现生物神经元的积累、泄露、发射和去极化等基本功能的同时，还能够获得与生物神经元相比拟的功耗(10fJ)。.

实施例2、对实施例1中输出端电极500所采用的惰性金属材料以及各层的沉积厚度进行调整，其余均等同与实施例1，所制备获得的三端忆阻神经元器件包括在衬底100上自下而上依次堆叠的：

作为输入端电极200的银电极，厚度为40nm；

构成功能层300的绝缘层300和活性层400，其中绝缘层300为二氧化硅层，厚度为60nm，活性层400为FeO

作为输出端电极500的钨电极，厚度为60nm；

作为限流层600的二氧化硅层，厚度为20nm；

作为接地端电极700钨化钛电极，厚度为60nm。

上述三端忆阻神经元器件的电学性能图如图9所示，由图9可知，在各层厚度均满足本申请要求的前提下，将输出端电极500更改为其他惰性金属电极(钨电极)，三端忆阻神经元器件仍可在单个器件上模拟神经元的功能。

对上述三端忆阻神经元器件进行功能验证的输入信号(input)与所得的输出信号(ouput)如图10所示。

参照图9和图10可知，本实施例所提供的三端忆阻神经元器件亦可实现生物神经元的积累、发射和自动复位，但是积累阶段的电流存在一定波动，功耗将高于实施例1所提供的三端忆阻神经元器件。

实施例3、对实施例2中活性层400所采用的活性材料以及各层的沉积厚度进行调整，其余均等同与实施例2，所制备获得的三端忆阻神经元器件包括在衬底100上自下而上依次堆叠的：

作为输入端电极200的银电极，厚度为30nm；

构成功能层300的绝缘层300和活性层400，其中绝缘层300为二氧化硅层，厚度为60nm，活性层400为MgO

作为输出端电极500的钨电极，厚度为60nm；

作为限流层600的二氧化硅层，厚度为30nm；

作为接地端电极700钨化钛电极，厚度为60nm。

上述三端忆阻神经元器件的电学性能图如图11所示，由图11可知，在各层厚度均满足本申请要求的前提下，将活性层400采用其他活性材料(MgO

对上述三端忆阻神经元器件进行功能验证的输入信号(input)与所得的输出信号(ouput)如图12所示。

参照图11和图12可知，本实施例所提供的三端忆阻神经元器件亦可实现生物神经元的积累、发射和自动复位，但是积累阶段的电流存在一定波动，功耗将高于实施例1所提供的三端忆阻神经元器件。

需要说明的是：

对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

此外，需要说明的是，本说明书中所描述的具体实施例，其零、部件的形状、所取名称等可以不同。凡依本发明专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本发明专利的保护范围内。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。