确定和验证时钟域交叉中的亚稳态

摘要

所公开的技术涉及确定和验证时钟域交叉中的亚稳态，例如，在电路设计中验证时钟域交叉(CDC)的亚稳态。对于电路设计中的目的地时钟域，所公开的技术可包括至少部分地基于电路设计创建电路图。电路图包括起始点和停止点。起始点可以是目的地时钟域的数据输入、时钟和使能。停止点可以是电路设计中的目的地时钟域和源时钟域的同步器输出。所公开的技术还可以包括遍历电路图以标记驻留在CDC的源‑目的地路径中的所有电路节点。基于标记的电路节点、起始点和停止点，所公开的技术还可以包括在允许的顺序深度内在电路图上传播目的地域限定符。