FPGA跨时钟域亚稳态研究

摘要

在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题.特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免.针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性.