异步FIFO

摘要： 针对时间域航空电磁领域二次场晚期信号呈e指数衰减的特性,结合收录系统对航空电磁信息和GPS串行信息的同步需求,并考虑到高可靠性和宽温的应用环境,采用多线程、边沿检测、异步FIFO等技术,设计了基于PC104架构的多信息流数据同步的时间域航空电磁收录系统。实验证明,该系统实现了192 kSa/s采样率下二次场电压信息、发射电流信息与1 Hz GPS串行流信息的收录,同步精度达到了5.2μs。

摘要： 设计了一种基于FTD2XX.DLL库的多通道并行数据USB采集软件,该软件有效利用FT2232H模块的FTD2XX.DLL动态链接库和可视化编程工具Visual Basic,实现了16通道并行数据到USB数据的转换、采集处理、动态显示和存储.测试结果表明,该软件能够完成16通道16位并行数据的上位机动态显示和动态保存,界面友好,操作方便,稳定性好,在模拟输入电压-10 V～+10 V范围内采样精度达到0.0008 V.该软件在电力线监控、多相电机控制、仪表控制和数据采集系统等领域具有一定的应用价值.

摘要： 提出一种基于FPGA+FT2232H多通道并行数据的USB采集系统的设计方法.以FPGA作为主控制核心,采用专用的FIFO-USB器件与FP GA连接,通过在FP GA内部定制FIFO数据缓存IP核,并利用FIFO乒乓操作将数据传输至FIFO-USB器件,完成多通道并行数据向USB数据的转换.最后在上位机采用可视化编程开发环境VB.net,并结合FT2232H的动态软件库FTD2XX.DLL完成多通道数据的USB动态显示与存储.测试结果表明:该系统有效可行,采集效率高,在多通道数据采集、处理领域具有一定的应用价值.

摘要： 针对解决SOC内部跨时钟域之间数据传输、存储所引起的亚稳态问题,采用异步FIFO,它是解决集成电路亚稳态的有效方法之一.文中分析了异步FIFO设计中的2个关键性技术难点:减少亚稳态出现概率和正确产生空/满状态标志位.采用一种新的设计方案,即利用格雷码计数器和二级同步器可以有效解决亚稳态问题,通过格雷码指针产生空/满状态位,以上问题迎刃而解.通过Modelsim仿真测试,结果表明,该异步FIFO数据写入和读出正常且空/满标志信号正确.

摘要： 针对高速视频图像在跨时钟域数据交互中存在的帧交错及DDR3 SDRAM带宽利用率较低的问题,提出一种新的DDR3 SDRAM访存控制方法,实现多路视频数据快速、高效访存.以Kintex?7 FPGA为控制核心,在VIVADO MIG IP核基础上,实现读写位宽比为10:1的异步FIFO,并结合RAM构建读写缓存控制模块,提高DDR3 SDRAM带宽利用率.设计不完全乒乓操作,并采用分区缓存确保帧数据完整.对8路分辨率为1920×1080的RGB888视频图像数据进行并行读、写操作.实验结果表明,该系统能有效实现8路高速视频数据的访存,帧完整,系统的有效带宽利用率可达74.69％,图像帧率可达48 Hz.满足了高分辨率实时图像显示要求,克服了帧交错问题,提高了DDR3 SDRAM的有效带宽利用率,具有较强的可移植性,为进一步实现多路视频数据协同处理提供了参考.

摘要： 设计了一种基于FTD2XX.DLL库的多通道并行数据USB采集软件,该软件有效利用FT2232H模块的FTD2XX.DLL动态链接库和可视化编程工具Visual Basic,实现了16通道并行数据到USB数据的转换、采集处理、动态显示和存储。测试结果表明,该软件能够完成16通道16位并行数据的上位机动态显示和动态保存,界面友好,操作方便,稳定性好,在模拟输入电压-10 V~+10 V范围内采样精度达到0.0008 V。该软件在电力线监控、多相电机控制、仪表控制和数据采集系统等领域具有一定的应用价值。

摘要： 为了解决FIFO对整帧数据的缓存问题,文章设计完成了一种基于FPGA的帧级异步FIFO,该异步FIFO是基于Verilog HDL高级可编程语言实现的,它可以很方便的用于互联网数据帧的中间缓存,保证互联网数据帧在大吞吐量情况下不易发生丢失.采用modelsim 10.6仿真验证该设计,并应用于实际项目中进行大规模测试,结果表明该方案工作性能可靠稳定.

摘要： 针对低成本和低功耗的物联网SoC芯片发展要求,基于SMIC 55 nm CMOS工艺,以低功耗开源处理器RI5CY的SoC芯片为平台,结合片内含有DSP与A/D转换功能的低电压CMOS图像传感器OV7725,设计并实现了一款基于开源RISC_V指令集架构SoC芯片的图像采集控制系统.文中介绍了图像采集控制系统的结构,并详细阐述基于AHB总线的图像采集控制器的设计.控制器采用一种改进的异步FIFO来实现不同时钟域的同步设计,具有小面积和低功耗的特点.通过Modelsim仿真、DC综合以及FPGA验证,结果表明:该系统实现了视频图像数据的采集和传输,操作流程简单,易于软件调试,支持应用最高带宽可达37 MB/s.SoC芯片系统的时钟主频为200 MHz,芯片总面积为3250×3648μm2,总功耗仅为24.419 mW.

摘要： 提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空脯判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

摘要： 提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空脯判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

摘要： 提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空脯判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

摘要： 提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空脯判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

摘要： 我们设计了一种工作速度50Mhz的异步FIFO。利用输入缓存技术，加速上拉电路，新颖的满空算法实现了高速，正确，可靠。分为两个部分的存储阵列设计，让预充电对延时的影响忽略不计。

摘要： 我们设计了一种工作速度50Mhz的异步FIFO。利用输入缓存技术，加速上拉电路，新颖的满空算法实现了高速，正确，可靠。分为两个部分的存储阵列设计，让预充电对延时的影响忽略不计。

摘要： 我们设计了一种工作速度50Mhz的异步FIFO。利用输入缓存技术，加速上拉电路，新颖的满空算法实现了高速，正确，可靠。分为两个部分的存储阵列设计，让预充电对延时的影响忽略不计。

摘要： 我们设计了一种工作速度50Mhz的异步FIFO。利用输入缓存技术，加速上拉电路，新颖的满空算法实现了高速，正确，可靠。分为两个部分的存储阵列设计，让预充电对延时的影响忽略不计。

摘要： 在FPGA+DSP结构的接收机里，要实现频谱分析的可控，要求灵活设计FPGA和DSP之间的数据传输．随着数字中频向宽带化发展，FPGA与DSP之间的数据传输速度要求越来越快．本文介绍了一种利用异步FIFO实现的应用于频谱分析的FPGA与DSP之间的高速数据传输设计，并介绍了这种设计在FPGA内的实现。

摘要： 在FPGA+DSP结构的接收机里，要实现频谱分析的可控，要求灵活设计FPGA和DSP之间的数据传输．随着数字中频向宽带化发展，FPGA与DSP之间的数据传输速度要求越来越快．本文介绍了一种利用异步FIFO实现的应用于频谱分析的FPGA与DSP之间的高速数据传输设计，并介绍了这种设计在FPGA内的实现。

摘要： 本发明实施例公开了一种异步FIFO控制器及防止异步FIFO缓存数据溢出的方法，该方法可以包括：异步FIFO控制器获取第二FIFO缓存待获取的数据量；所述异步FIFO控制器获取所述第二FIFO缓存内已存在的数据量；所述异步FIFO控制器将所述第二FIFO缓存待获取的数据量与所述第二FIFO缓存内已存在的数据量进行相加，得到数据总量；所述异步FIFO控制器将所述数据总量与所述第二FIFO缓存的深度进行比较；当所述数据总量不小于所述第二FIFO缓存的深度时，所述异步FIFO控制器向第一FIFO缓存发送停止指示信号。

摘要： 本发明涉及一种基于异步FIFO的多路异步数据同步方法，该方法包括：1）高频时钟对接收到的总线数据进行采样；2）采样到的数据缓存到多路位宽为1位的异步FIFO中；3）通过异步FIFO和对齐状态机组合来实现数据的同步和对齐处理。本发明可实现数据同步和对齐以及有效检查总线数据的基于异步FIFO的多路异步数据同步方法。

摘要： 本申请提供一种指针同步装置及方法、异步FIFO电路、处理器系统，包括存储器、写索引逻辑模块和读索引逻辑模块，写索引逻辑模块的时钟周期为快时钟周期，读索引逻辑模块的时钟周期为慢时钟周期；写索引逻辑模块根据快时钟周期和慢时钟周期确定写入时刻，并在写入时刻向存储器写入第一指针；读索引逻辑模块根据慢时钟周期，从存储器中读取第一指针；其中，写入时刻满足：使得同一第一指针从被写入存储器到被从存储器读出的时间差为第一目标延迟时间。写入时刻的确定令同一第一指针从被写入到被读出的时间差为第一目标延迟时间，短于现有技术中的延迟时间，从而可以满足高性能处理器对数据传输的低延迟的需求。

摘要： 本发明公开一种延迟可配置的异步FIFO电路，属于集成电路领域，包含整数延迟和小数延迟。由数字上变频的插值倍数决定FIFO小数延迟的最大允许值，由FIFO存储单元数量决定FIFO整数延迟的最大允许值。根据与读时钟同频，且相位之间固定偏移为DAC时钟周期的采样时钟作为标尺，判断读写时钟相位关系，来获取FIFO小数延迟，其最小单位为输入数据周期除以插值比。通过比较读写指针之间的状态差，来获取FIFO整数延迟，其最小单位为写时钟周期。在此基础上，对FIFO的延迟进行配置以达到目标时序余量。本发明中可设置不同的FIFO延迟值，来配置数据的延迟适用不同的应用环境需求。配置范围为1个DAC时钟周期～(2n‑1)个写时钟周期+(m‑1)个DAC时钟周期。m，n根据具体的设计需求取值。

摘要： 本发明实施例公开了一种异步FIFO控制器及防止异步FIFO缓存数据溢出的方法，该方法可以包括：异步FIFO控制器获取第二FIFO缓存待获取的数据量；所述异步FIFO控制器获取所述第二FIFO缓存内已存在的数据量；所述异步FIFO控制器将所述第二FIFO缓存待获取的数据量与所述第二FIFO缓存内已存在的数据量进行相加，得到数据总量；所述异步FIFO控制器将所述数据总量与所述第二FIFO缓存的深度进行比较；当所述数据总量不小于所述第二FIFO缓存的深度时，所述异步FIFO控制器向第一FIFO缓存发送停止指示信号。

摘要： 本发明公开了一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构，包括以下步骤：发送端产生写操作并维护写指针，将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；发送端根据源同步输入的读时钟、读使能信号维护读指针，并将读指针同步到写时钟域下，维护满/非满信号；接收端产生读操作并维护读指针，将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写指针及写时钟域，并将写指针同步到读时钟域下，维护空/非空信号。本发明有效减少数据发送端和接收端之间数据互联线的数量，降低了物理实现难度，兼顾流量控制的高效数据传输，在有限资源开销的基础上提高能效比。

摘要： 本发明涉及一种基于异步FIFO的多路异步数据同步方法，该方法包括：1）高频时钟对接收到的总线数据进行采样；2）采样到的数据缓存到多路位宽为1位的异步FIFO中；3）通过异步FIFO和对齐状态机组合来实现数据的同步和对齐处理。本发明可实现数据同步和对齐以及有效检查总线数据的基于异步FIFO的多路异步数据同步方法。

摘要： 本发明提供一种显示数据存储量的异步FIFO及数据存储量显示方法，所述异步FIFO包括：存储模块、读写控制模块和存储量控制模块；读写控制模块用于在检测到读使能信号和/或写使能信号的情况下，基于当前数据存储量，确定当前存储状态，并基于当前存储状态生成读状态信号和/或写状态信号；存储模块用于基于读状态信号和/或写状态信号，更新当前读地址值和/或当前写地址值；存储量控制模块用于基于当前读地址值和当前写地址值，更新并显示当前数据存储量。本发明能够实时显示FIFO的当前数据存储量，避免传统方法中异步FIFO在显示空满标志时留有余量导致虚空虚满，进而降低读写可操作空间的问题。

摘要： 本发明提供一种用于在不同时钟域的分块间实现异步FIFO的系统和方法，系统包括第一时钟域的第一分块中的数据缓存模块和写入装置、第二时钟域的第二分块中的读出装置。写入装置将来自第二时钟域的读计数信号同步到第一时钟域，根据同步后的信号和当前第一时钟域的写计数信号产生满指示信号，并根据满指示信号在第一时钟域进行计数；数据缓存模块根据产生的写计数信号缓存写入数据；读出装置将来自第一时钟域的写计数信号同步到第二时钟域，根据同步后的信号和当前第二时钟域的读计数信号产生空指示信号，并根据空指示信号在第二时钟域进行计数，以用于读取缓存数据。本发明降低了大型芯片设计中分块的时钟树的设计复杂度。

摘要： 本发明提出一种基于异步FIFO的超导单磁通量子跨时钟域通信方法和系统，包括：初始化FIFO，外部写电路向FIFO输入写信号，FIFO根据写信号生成写地址和写标志，并与读地址和读标志进行比较，若读地址和写地址相等，但写标志和读标志相反，等待外部读电路读出数据并生成新的读标志和读地址之后，根据写地址将待写数据写入FIFO；否则根据写地址将待写数据写入FIFO。外部读电路向FIFO输入读信号，并产生读地址和读标志，与写地址和写标志进行比较，如果读地址和写地址相同，读标志和写标志也相同，则执行等待外部写电路写入数据产生一个新的写地址和写标志之后，根据读地址读出数据返回外部读电路，否则根据读地址读出数据返回外部读电路。