建立时间

摘要： 为了解决传统电压缓冲器建立时间较长、功耗较大等问题,提出了一种基于差分翻转电压跟随器(Differential Flipped Voltage Follower,DFVF)的AB类缓冲放大器。电路主要由作为输入级的DFVF和基于反相器的输出级组成。与其他缓冲器相比,该电路结构简单,晶体管数量少。由于使用了AB类的缓冲器,因此输出电流不受偏置电流的影响,并且静态电流小。采用SMIC 0.18μm工艺对电路进行仿真,仿真结果表明在1.8 V电源电压、全电压摆幅下,能在0.56μs的建立时间内驱动1 n F的电容负载,同时静态电流只有5μA,可用于液晶显示器的列驱动。

摘要： 提出一种CMOS密勒补偿三级运放建立时间的最优设计方法.在给定的建立时间精度要求下,从基于传递函数得到的近似设计结果出发,根据响应建立时间最小应满足的方程,通过New ton迭代自动求解最佳设计参数.由于求解过程中的时域响应直接使用了电路SPICE仿真波形,因此可消除现有方法中存在的误差,得到准确的设计结果,避免了电路级设计所需的人工调试.以嵌套式密勒补偿三级运算放大器为例,给出0.35μm和90 nm下的设计结果,验证了设计方法的有效性.

摘要： 针对正弦信号源捷变状态切换后的建立时间、开机后波形建立时间以及过载恢复时间等的精确测量问题,提出了一种基于局域波形四参数拟合的测量分析方法,然后将拟合模型参数拓展到全局,进而获得拟合回归波形与过渡过程波形的回归残差波形.该波形的收敛过程反映了正弦波建立过程中的残差收敛变化过程.以它为目标对象,加上主观设定的建立时间的条件判据,可以获得正弦建立时间的起始和终止两个时刻点,最终获得完整的正弦信号建立时间.在两组不同条件下的状态切换实验结果,验证了该方法的有效性和可行性.该方法也可以推广应用到脉冲调频、脉冲调幅、脉冲调相、捷变频信号的建立时间测量评价中.

摘要： 随着可编程逻辑器件的发展,FPGA芯片的集成度越来越高,因其具有丰富的逻辑资源、存储资源、可配置的IP核、IO及灵活的布线资源,FPGA在产品中的应用越来越多,并承担了很多重要的功能模块.亚稳态作为FPGA中不可避免的异常现象,亚稳态的产生有可能决定产品的成败,对亚稳态进行可靠性处理就显得异常重要.本文研究了FPGA软件的特点及使用环境,提出了在FPGA软件中,对亚稳态处理的方法,尽量避免亚稳态的产生,从而保证FPGA软件质量.

摘要： 随着可编程逻辑器件的发展,FPGA芯片的集成度越来越高,因其具有丰富的逻辑资源、存储资源、可配置的IP核、IO及灵活的布线资源,FPGA在产品中的应用越来越多,并承担了很多重要的功能模块.亚稳态作为FPGA中不可避免的异常现象,亚稳态的产生有可能决定产品的成败,对亚稳态进行可靠性处理就显得异常重要.本文研究了FPGA软件的特点及使用环境,提出了在FPGA软件中,对亚稳态处理的方法,尽量避免亚稳态的产生,从而保证FPGA软件质量.

摘要： 大规模TDI线列型读出电路在测试中普遍发现建立时间不足,并且,测试结果和仿真结果存在较大差异.读出电路在设计仿真时已充分考虑了电路内部压降、线上阻容寄生的影响以及其他负载效应,但是,在测试中发现,实际电路建立时间是仿真建立时间的2倍,甚至更长.理论上,在应用频率不高的情况下,仿真结果和测试不会出现太大误差.本文针对这一现象,通过大量实验和仿真验证,最终确定线列电路输出级布局布线是造成该问题的关键点所在,通过优化版图提高TDI线列型读出电路的建立时间至1.38 V/30 ns.

摘要： 目的:分析集束化护理对危重症患者E C M O建立时间的影响.方法:选取我院2017年12月—2018年11月期间收治的10例体外膜肺氧合(ECMO)危重症患者作为研究对象,其中8例实施集束化护理,统计患者ECMO建立时间,观察指标包括总用时、人员到位用时、用物准备用时、管路预充用时、置管配合用时.结果:以患者入院时间的先后顺序依次进行编号,统计其ECMO建立时间,结果显示,未实施集束化护理患者的ECMO建立时间过长,实施集束化护理患者的ECMO建立时间明显缩短,且随着集束化护理时间的延长,患者ECMO建立的总用时、人员到位用时、用物准备用时、管路预充用时、置管配合用时均呈缩短趋势.结论:集束化护理可缩短危重症患者ECMO建立时间,值得推广.

摘要： 西晋于公元280年灭吴,结束了自董卓之乱以来近百年的分裂割据的局面,是中国历史上继秦汉之后的又一个统一的多民族王朝.虽国祚短暂,却开启"太康之治".但在关于其建立的准确时间问题上,教育界和学术界至今仍然存在着"公元265年"和"公元266年"这两个版本的分歧和争议.本文对此,从发现问题、研究问题的意义、分析和探讨问题、作出结论这四个部分,来对西晋的建立时间进行探究.

摘要： 提出并设计了一种应用于CMOS全差分运放结构中的共模反馈电路.同传统结构的共模反馈结构相比,该结构能够使输出共模电平具有零延迟建立的特性,同时,不影响全差分运算放大器的输出摆幅,并且相较于传统结构,减少了开关数量,降低了开关电荷注入、时钟馈通,消除了初始电荷的影响.此新型共模反馈结构既有连续时间共模反馈速度较快、精度较高的优点,又有开关电容共模反馈输出摆幅大线性度好的优点.基于Cadence spectre对电路进行了仿真验证,结果表明,该结构的共模反馈具有快速的建立时间以及较大的输出摆幅.

摘要： 随着高速存储器在通信系统和图像处理等领域的普遍使用,如果系统设计中的总线时序问题得不到满足,将会严重影响系统的运行稳定性.在详细介绍了高速总线的数学模型及时序分析方法的基础上,根据时序分析方法给出了SMP8634多媒体处理器与DDR DRAM接口连接的计算实例.

摘要： 门控时钟是VLSI设计中降低功耗的一种主要技术，对于使用细粒度的门控时钟策略的芯片，门控时钟单元对于整个芯片的性能有着重要作用。本文主要分析了两种门控时钟电路结构在40nm下的性能特点，并在此基础进上提出了一种新型的具有扫描功能和超低建立时间的门控时钟电路。SPICE分析结果表明，该电路功能正确，并且与典型的标准单元相比，该电路降低了85％的建立时间。

摘要： 针对"闪光二号"百kJ级储能型Marx发生器,设计了研究其建立时间和抖动的实验方案,根据发生器开关击穿模式的不同,分别研究了典型排的建立时间和抖动与Marx发生器建立时间和抖动之间的关系,研究了开关工作系数与Marx发生器及其典型排建立时间的关系.对Marx发生器建立时间、发生器第一排和第二排建立时间的实验测量表明:Marx发生器第一排建立时间对整个发生器的贡献大于60%,前两排建立时间对整个发生器的贡献大于73%;Marx发生器建立时间抖动主要来源于发生器第一排建立时间抖动,第一排建立时间和抖动则主要来自于气体火花开关的击穿时延抖动.根据实验结果,分析了影响建立时间抖动的主要因素,提出了减小建立时间抖动的措施.

摘要： 随着工艺尺寸的缩小,集成电路规模越来越大,处理器中寄存器数目日益庞大当处理器频率越来越高,标准单元库中提供的寄存器渐渐满足不了高性能需求.本文提出一种基于40nm工艺的高速寄存器单元设计.此单锁存器型寄存器与标准单元库中的主从边沿型触发器相比,建立时间减少25％,传播延时减少30％,并且方便寄存器成组实现.

摘要： 通过分析无电容前馈放大器小信号模型，提出了设计超高带宽、高增益、大电容负载的无电容前馈补偿放大器的步骤和方法，同时分析了面积、功耗和阶跃响应建立时间的影响因素和优化方向。基于0.35μmCMOS工艺设计无电容前馈放大器。仿真结果表明，该电路在3.3V 电源电雎下具有83dB直流开环增益，IGHz单位增益带宽，驱动2*8pF电容负载，建立时间1.5ns，相位裕度78°。

摘要： 采用深亚微米工艺设计了一种基于R～2R梯形电阻网络的D/A转换器。为该DAC设计了高性能的模拟开关和运算放大器。由于模拟开关消除了电荷注入和时钟馈通效应,因此提高了精度。而500MHz单位增益带宽的运算放大器保证了DAC的高速应用。设计采用0.18μm CMOS工艺务件,用Spectre软件在3.3V供电下进行了模拟仿真,结果表明DAC的建立时间小于10ns。

摘要： 提出了一种开关电容流水线A/D转换器的速度分析方法和计算公式.流水线ADC的速度取决于其级电路中开关电容反馈放大器的建立速度.根据流水线结构的特点,推导出输入等效阶跃电压的计算公式,并将建立过程划分为大信号和小信号工作区分别用不同的跨导运放(OTA)模型进行分析,得出了OTA指标、采样电容值等电路参数与建立时间之间的关系式.最后,通过电路HSPICE仿真和公式的MATLAB计算的比较与讨论,来验证所提出的速度分析方法和计算公式的正确性,并指出了流水线ADC优化设计策略.

摘要： 随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优.本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,如做两种形状的子模块，对关键路径采用高层宽金属的措施，用一些手工方法指导工具进行时序优化,能让时序快速收敛.文中以数据图表对比说明层次化设计时序收敛的可行性.

摘要： 随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优.本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,如做两种形状的子模块，对关键路径采用高层宽金属的措施，用一些手工方法指导工具进行时序优化,能让时序快速收敛.文中以数据图表对比说明层次化设计时序收敛的可行性.

摘要： 随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优.本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,如做两种形状的子模块，对关键路径采用高层宽金属的措施，用一些手工方法指导工具进行时序优化,能让时序快速收敛.文中以数据图表对比说明层次化设计时序收敛的可行性.

摘要： 随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优.本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,如做两种形状的子模块，对关键路径采用高层宽金属的措施，用一些手工方法指导工具进行时序优化,能让时序快速收敛.文中以数据图表对比说明层次化设计时序收敛的可行性.

摘要： 一种电路(300)包含串联耦合的延迟缓冲器(110a，110b)和逻辑门(310a，310b)。每个逻辑门(310a，310b)包含第一输入(330)和第二输入(332)。每个逻辑门(310a，310b)的所述第一输入(332)耦合到所述延迟缓冲器(110a，110b)中的对应一个延迟缓冲器。所述电路(300)还包含多个触发器(320a，320b)。每个触发器(320a，320b)包含数据输入和数据输出。所述数据输入耦合到所述逻辑门(310a，310b)中的对应一个逻辑门的输出(334)，并且所述数据输出耦合到对应逻辑门(310a，310b)之一的所述第二输入(332)。

摘要： 本发明公开了一种SYSREF建立时间及保持时间的检测系统，本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步。

摘要： 本发明公开了一种基于自动评估建立时间余量的保持时间修复方法、系统及介质，本发明方法步骤包括提取输入的保持时间违反报告中每一个工艺角下每一条路径的起始点、终点以及保持时间违反量；从保持时间违反报告提取得到每一条路径的终点列出，并获取最差的实际建立时间松懈度；计算终点修完保持时间后的预估建立时间余量；挑选出每一个终点最差的情况；计算每一个终点的可修量并确定终点前插入的单元类型和数目，用于修复保持时间违反的工程翻新命令并输出。本发明通过分析建立时间的余量以及保持时间的违反情况，能够快速地输出命令以修复保持时间并确保建立时间不受影响。

摘要： 一种利用仿真工具计算DRAM通讯数据建立时间及保持时间的方法，涉及电气线路板技术领域，所解决的是减少PCB板开发成本及开发时间的技术问题。该方法先采用仿真方法获取时钟信号及通讯数据的最大、最小飞行时长；并在控制器与DRAM通讯的读写周期，在时钟信号有效之后再延迟一段时间开始读取或发送通讯数据；再根据时钟信号及通讯数据的最大、最小飞行时长计算出DRAM通讯数据的最小建立时间、最小保持时间。本发明提供的方法，适用于PCB板的开发。

摘要： 本发明涉及一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

摘要： 本说明书实施例提供了一种建立时间序列预测模型的方法、时间序列预测方法和装置。根据该实施例的方法，首先将第i个时间序列输入时间序列预测模型，所述时间序列包括连续n个时间点的指标值，所述时间序列中包含指标极值信息，所述n为大于1的正整数；然后获取所述时间序列预测模型依据所述第i个时间序列及其之前的历史时间序列预测得到的所述第i个时间序列之后τ个时间点的指标值，所述τ为预设的正整数；其中，所述时间序列预测模型基于记忆网络预先训练得到。

摘要： 本说明书实施例提供了一种建立时间序列预测模型的方法、时间序列预测方法和装置。根据该实施例的方法，首先从历史时间序列获取训练数据，所述训练数据包括连续n个时间点的指标值，所述n为大于1的正整数；然后利用所述训练数据训练状态空间模型，得到时间序列预测模型；其中，依时间顺序将各时间点分别作为第ts个时间点执行：将第ts个时间点的指标值输入所述状态空间模型，由所述状态空间模型依据所述第ts个时间点及其之前各时间点的指标值预测所述第ts个时间点之后τ个时间点的指标值，所述τ为预设的正整数；训练目标包括最小化预测的指标值与训练数据中对应指标值的差异；其中，在所述预测中将待预测时间点之前各时间点的隐状态表示进行注意力机制的处理来得到所述待预测时间点的隐状态表示。

摘要： 本说明书实施例提供了一种建立时间序列预测模型的方法、时间序列预测方法和装置。根据该实施例的方法，首先从m个被测对象的历史时间序列获取训练数据，训练数据包括m个被测对象在连续n个时间点的指标值；然后利用训练数据训练得到m元时间序列预测模型；其中，依时间顺序将各时间点分别作为第ts个时间点执行：将m个被测对象在第ts个时间点的指标值输入m元时间序列预测模型，由m元时间序列预测模型依据m个被测对象在第ts个时间点及其之前各时间点的指标值预测m个被测对象在第ts个时间点之后τ个时间点的指标值；训练目标包括最小化预测的指标值与训练数据中对应指标值的差异。本说明书实施例能够实现更为准确的时间序列预测。

摘要： 本发明公开了一种SYSREF建立时间及保持时间的检测系统，本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步。

摘要： 本发明公开了一种基于自动评估建立时间余量的保持时间修复方法、系统及介质，本发明方法步骤包括提取输入的保持时间违反报告中每一个工艺角下每一条路径的起始点、终点以及保持时间违反量；从保持时间违反报告提取得到每一条路径的终点列出，并获取最差的实际建立时间松懈度；计算终点修完保持时间后的预估建立时间余量；挑选出每一个终点最差的情况；计算每一个终点的可修量并确定终点前插入的单元类型和数目，用于修复保持时间违反的工程翻新命令并输出。本发明通过分析建立时间的余量以及保持时间的违反情况，能够快速地输出命令以修复保持时间并确保建立时间不受影响。