集成电路器件、生成集成电路布局图的方法及系统

摘要

本申请的实施例涉及集成电路器件、生成集成电路布局图的方法及系统。该方法包括将相邻的第一至第四有源区域定位在IC布局图的单元中，第一有源区域是n型或p型的第一类型，并且对应于第一鳍总数，第二有源区域是n型或p型的第二类型，并且对应于第二鳍总数，第三有源区域是第二类型并且对应于第三鳍总数，以及第四有源区域是第一类型并且对应于第四鳍总数。第一和第二鳍总数中的每个大于第三和第四鳍总数中的每个，并且定位第一、第二、第三或第四有源区域中的至少一个由处理器执行。

说明书

技术领域

本申请的实施例涉及集成电路器件、生成集成电路布局图的方法及系统。

背景技术

与早期的技术相比，小型化集成电路(IC)的不断发展的趋势已使得逐渐小型化的器件消耗更少的功率，还以更高的速度提供了更多的功能。在一些情况下，IC技术包括鳍式场效应晶体管(FinFET)，其中通道几何结构沿多个鳍尺寸缩合。

通过与越来越严格的规范相关的设计和制造创新已经实现了这种小型化。在确保满足设计和制造规范的同时，各种电子设计自动化(EDA)工具用于生成、修改和验证半导体器件的设计。

发明内容

根据本申请实施例的一个方面，提供了一种生成集成电路布局图的方法，方法包括：将第一有源区域定位在集成电路布局图的单元中，第一有源区域是n型或p型的第一类型，并且对应于第一鳍总数；将第二有源区域与第一有源区域相邻地定位在单元中，第二有源区域是n型或p型的第二类型，并且对应于第二鳍总数；将第三有源区域与第二有源区域相邻地定位在单元中，第三有源区域是第二类型并且对应于第三鳍总数；以及将第四有源区域与第三有源区域相邻地定位在单元中，第四有源区域是第一类型并且对应于第四鳍总数，其中，第一和第二鳍总数中的每个大于第三和第四鳍总数中的每个，并且定位第一、第二、第三或第四有源区域中的至少一个由处理器执行。

根据本申请实施例的另一个方面，提供了一种集成电路布局生成系统，包括：处理器；以及非暂时性计算机可读存储介质，其包括用于一个或多个程序的计算机程序代码，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起使系统：将电路的第一组块分配给第一鳍数；使用集成电路布局单元的第一和第二有源区域布置第一组块，第一和第二有源区域共同对应于具有第一鳍数的多个鳍；使用集成电路布局单元的第三和第四有源区域布置电路的第二组块，第三和第四有源区域共同对应于具有比第一鳍数小的第二鳍数的多个鳍；以及基于集成电路布局单元生成集成电路布局文件。

根据本申请实施例的又一个方面，提供了一种集成电路器件，包括：第一电源轨；第二电源轨，电连接至第一电源轨；第三电源轨，位于第一和第二电源轨之间并且与第一和第二电源轨电隔离；第一类型的第一有源区域，与第一电源轨相邻，并且包括第一鳍总数；与第一类型不同的第二类型的第二有源区域，与第一有源区域和第三电源轨相邻，并且包括第二鳍总数；第二类型的第三有源区域，与第三电源轨相邻，并且包括第三鳍总数；以及第一类型的第四有源区域，与第三有源区域和第二电源轨相邻，并且包括第四鳍总数，其中，第一和第二鳍总数的第一总和大于第三和第四鳍总数的第二总和。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的生成IC布局图的方法的流程图。

图2描示出根据一些实施例的IC布局图。

图3是根据一些实施例的生成IC布局图的方法的流程图。

图4A-图6示出根据一些实施例的生成IC布局图的方法的操作的非限制性示例。

图7是根据一些实施例的IC器件的示图。

图8是根据一些实施例的IC布局图生成系统的框图。

图9是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。下面描述组件、材料、值、步骤、操作、材料、布置等的特定示例以简化本公开。当然这些仅是实例并不旨在限定。可以预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

在各个实施例中，IC布局以及基于该IC布局制造的器件包括分布在具有变化鳍数的区域之间的晶体管。通过在相对较高和较低鳍数之间分布晶体管，相对较高鳍数选择性地应用于关键电路块，从而与对相对较高和较低鳍数不分配晶体管块的方法相比，可以在保持速度和面积要求的同时降低电路功率。

图1是根据一些实施例的生成IC布局图的方法100的流程图。在一些实施例中，生成IC布局图包括生成IC布局图，例如，下面关于图2讨论的IC布局图200，其对应于基于生成的IC布局图制造的IC器件，例如下面关于图7讨论的IC器件700。IC器件的非限制性示例包括逻辑器件、触发器、复用器、处理器件、信号处理电路等。

在一些实施例中，方法100的一些或全部由计算机的处理器执行。在一些实施例中，方法100的一些或全部由下面参考图8讨论的IC布局图生成系统800的处理器802执行。

方法100的一些或全部操作能够作为在设计室(例如，下面参考图9讨论的设计室920)中执行的设计过程的一部分来执行。

在一些实施例中，方法100的操作以图1中描绘的顺序执行。在一些实施例中，方法100的操作同时和/或以不同于图1中描绘的顺序的顺序执行。在一些实施例中，在执行方法100的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在一些实施例中，方法100的一些或全部操作包括在操作IC制造系统的方法的一个或多个操作中，例如，下面关于图3-图6讨论的方法300的操作340。

图2是在一些实施例中通过执行如下所述的方法100的一个或多个操作而生成的IC布局图200的非限制性示例的描绘。为了说明的目的，IC布局图200被简化。在各个实施例中，IC布局图200包括除图2中示出的那些之外的部件，例如，一个或多个晶体管元件、通孔、接触件、隔离结构、阱、导电元件等。

图2示出单元200C、X方向和垂直于X方向的Y方向。出于说明的目的，相对于页面被描绘为水平的X方向和被描绘为竖直的Y方向是非限制性示例。在各个实施例中，X方向和Y方向彼此垂直，并且具有不同于图2所示的方向。X方向包括图2所示的正X方向和与正X方向相反的负X方向(未标记)。Y方向包括图2所示的正Y方向和与正Y方向相反的负Y方向(未标记)。

单元200C包括：从轨迹T1到轨迹T3在Y方向上延伸的边界200B，从而具有高度CH；在X方向上延伸的有源区域AR1-AR4；以及在Y方向上延伸并与每个有源区域AR1-AR4相交的栅极区域GR1-GR3。有源区域AR1和AR2位于轨迹T1和轨迹T2之间的块区域BL1中，并且有源区域AR3和AR4位于轨迹T2和T3之间的块区域BL2中。切割多晶硅区域CP沿着轨迹T2在X方向上延伸，并且与有源区域AR2和AR3之间的栅极区域GR2相交。

有源区域(例如，有源区域AR1-AR4)是IC布局图中包括在制造工艺中作为在半导体衬底中限定有源区域的一部分的区域，在一些实施例中，也称为氧化物扩散或限定(OD)。

有源区域是具有n型或p型掺杂的半导体衬底的连续部分，其包括各种半导体结构，在一些实施例中包括FinFET的一个或多个鳍。在各个实施例中，有源区域位于半导体衬底内的阱内，即n阱或p阱内，和/或通过一个或多个隔离结构(例如，一个或多个浅沟槽隔离(STI)结构)与半导体衬底中的其他元件电隔离。

鳍是有源区域中沿第一方向(例如，图2所示的实施例中的X方向)延伸的升高的细长部分，并且包括一种或多种元素半导体(例如，硅(Si)或锗(Ge))、化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(ISb))或合金半导体(例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等)。

每个有源区域对应于鳍的总数。在各个实施例中，给定的有源区域对应于范围从1到6的鳍的总数。在一些实施例中，给定的有源区域对应于多于六个的鳍的总数。

在一些实施例中，有源区域包括与用于限定有源区域的有源区域内的一个或多个S/D区域(未示出)对应的一个或多个源极/漏极(S/D)结构。S/D结构是在有源区域内与一个或多个鳍的一部分相邻或包括该一个或多个鳍的一部分的半导体结构，并且被配置为具有与有源区域的其他部分的掺杂类型相反的掺杂类型。在一些实施例中，S/D结构被配置为具有比有源区域的其他部分低的电阻率，例如，通过包括掺杂浓度比一个或多个掺杂浓度大的一个或多个部分，否则存在于整个有源区域。在各种实施例中，S/D结构包括半导体材料(例如，Si、SiGe和/或SiC)的外延区域。

栅极区域，例如栅极区域GR1-GR3，是IC布局图中包括在制造工艺中作为限定覆盖半导体衬底的栅极结构的一部分的区域。

栅极结构是在垂直于有源区域的方向(例如，图2所示的实施例中的Y方向)上延伸的体积，并且包括基本上被一个或多个介电层围绕的栅电极。栅电极包括一个或多个导电段，其包括一种或多种导电材料(例如，多晶硅)、一种或多种金属和/或一种或多种其他合适的材料，并且栅电极由此被配置为沿着下面且相邻的介电层控制电压。在各种实施例中，介电层包括二氧化硅和/或另一种合适的材料中的一种或多种，例如，k值高于3.8或7.0的介电材料，在一些实施例中也称为高k介电材料。在一些实施例中，高k介电材料包括氧化铝、氧化铪、氧化镧或另一种合适的材料。

在一些情况下，IC布局图中栅极区域与有源区域相交的位置对应于相应IC器件中的晶体管，其包括对应栅极结构的覆盖对应有源区域的部分、有源区域位于栅极结构下方并被栅极结构围绕的部分以及与栅极结构相邻的S/D结构。在各个实施例中，取决于对应于相关联的有源区域的有源区域的掺杂类型，晶体管是p型金属氧化物半导体(PMOS)晶体管或n型金属氧化物半导体(NMOS)晶体管。在其他情况下，栅极区域在与晶体管不对应的位置处与有源区域相交，并且在一些实施例中，对应的栅极结构被称为伪栅极结构。

块区域，例如块区域BL1或BL2，是IC布局图中包括在设计工艺中作为限定电路的多个晶体管的子集的一个或多个位置的一部分的区域，在一些实施例中，也称为块或电路块。一个或多个位置对应于与如下所述的每个有源区域相关联和与以下关于方法300和图3-图7所讨论的电路块分配相关联的鳍的总数。

在图2所示的实施例中，栅极区域GR2与有源区域AR1和AR2相交的块区域BL1中的位置对应于例如被配置为第一反相器的第一晶体管块(未标记)，并且栅极区域GR2与有源区域AR3和AR4相交的块区域BL2中的位置对应于例如被配置为第二反相器的第二晶体管块(未标记)。

切割多晶硅区域，例如切割多晶硅区域CP，是IC布局图中包括在制造工艺中作为限定一些或全部栅极结构中的不连续性的一部分的区域，使得对应的栅电极分离成彼此电隔离的部分。

在图2所示的实施例中，切割多晶硅区域CP部分地限定与栅极区域GR2对应的栅电极中的不连续性，使得与块区域BL1对应的晶体管的栅极与对应于块区域BL2的晶体管的栅极电隔离。

轨迹，例如轨迹T1-T3，是IC布局图中包括在制造工艺中作为定义与基于该轨迹定向的IC布局部件对应的IC结构的相对位置的一部分的线。

在图2所示的实施例中，轨迹T1-T3对应于由相应的电源轨区域PR1-PR3部分地限定的电源轨的位置，在一些实施例中，也称为导电区域PR1-PR3。

导电区域，例如电源轨区域PR1-PR3，是IC布局图中包括在制造工艺中作为在IC器件中限定一个或多个导电层的一个或多个段的一部分的区域。在各个实施例中，一个或多个电源轨区域PR1-PR3对应于IC器件中相同或不同导电层的一个或多个段。在各个实施例中，一个或多个电源轨区域PR1-PR3对应于IC器件中的掩埋金属层、第一金属层、第二金属层或更高金属层中的一个或多个。

每个有源区域AR1和AR4是对应于n型掺杂的n型或对应于p型掺杂的p型之一，并且每个有源区域AR2和AR3是n型或p型中的另一个。在有源区域AR1和AR4是n型的实施例中，相邻的电源轨区域PR1和PR3中的每一个对应于被配置为承载参考电压电平的参考电源轨，并且与有源区域AR2和AR3相邻的电源轨区域PR2对应于被配置为承载供电电压电平的供电电源轨。在有源区域AR1和AR4是p型的实施例中，相邻的电源轨区域PR1和PR3中的每一个对应于被配置为承载供电电压电平的供电电源轨，并且电源轨区域PR2对应于被配置为承载参考电压电平的参考电源轨。

有源区域AR1对应于第一鳍总数，有源区域AR2对应于第二鳍总数，有源区域AR3对应于第三鳍总数，有源区域AR4对应于第四鳍总数。第一和第二鳍总数中的每一个大于第三和第四鳍总数中的每一个。因此，有源区域AR1和AR2对应的鳍的总数大于对应于有源区域AR3和AR4的鳍的总数。

在各个实施例中，第一和第二鳍总数是相同的鳍总数或不同的鳍总数。在各个实施例中，第三和第四鳍总数是相同的鳍总数或不同的鳍总数。在一些实施例中，第一鳍总数和第二鳍总数中的每一个大于或等于三，并且第三鳍总数和第四鳍总数中的每一个均小于三。在一些实施例中，第一鳍总数或第二鳍总数中的一个或两个等于三或四。在一些实施例中，第三鳍总数或第四鳍总数中的一个或两个等于一或二。

在一些实施例中，有源区域，例如有源区域AR1-AR4，的宽度根据对应于有源区域的鳍的总数而变化。在图2所示的实施例中，有源区域AR1和AR2具有相同的鳍总数，例如三个鳍，有源区域AR1在Y方向上的高度为AH1，而有源区AR2在Y方向上的高度为AH2，等于高度AH1。有源区域AR3和AR4具有相同的鳍总数，例如两个鳍，有源区域AR3在Y方向上的高度为AH3，而有源区AR4在Y方向上的高度AH4，等于高度AH3。在各个实施例中，高度AH2不等于高度AH1和/或高度AH4不等于高度AH3。

在图2所示的实施例中，根据与对应于每个有源区域AR3和AR4的鳍总数相比更大的鳍总数所对应的有源区域AR1和AR2中的每个，高度AH1和AH2大于高度AH3和AH4。在各个实施例中，对应于相同鳍总数的有源区域具有不同的高度和/或对应于不同鳍总数的有源区域具有相同的高度。

在图2所示的实施例中，相邻的有源区域AR1和AR2间隔开距离D1，并且相邻的有源区域AR3和AR4间隔开距离D2。对应于高度AH3和AH4小于高度AH1和AH2，距离D2大于距离D1。在各个实施例中，具有不同高度的相邻有源区域对之间的距离是相同的和/或具有相同高度的相邻有源区域对之间的距离是彼此不同的。

基于没有其他有源区域位于两个有源区域之间，两个有源区域被认为是相邻的，而与位于两个有源区域之间的另一个IC布局部件无关。在图2所示的实施例中，有源区域AR1和AR2彼此相邻，有源区域AR2和AR3彼此相邻，并且有源区域AR3和AR4彼此相邻。

在图2所示的实施例中，每个有源区域AR1-AR4在栅极区域GR1和GR3之间沿X方向延伸。在各个实施例中，一个或多个有源区域AR1-AR4在栅极区域GR2与栅极区域GR1或GR3之一之间延伸和/或在X方向上延伸超过边界200B，例如，进入与单元200C相邻的单元(未示出)中。

轨迹T1-T3基于间距TP在Y方向上间隔开，使得轨迹T1和T2间隔开等于间距TP的距离，并且轨迹T2和T3间隔开等于间距TP的距离。间距TP对应于标准单元高度，并且在一些实施例中，被称为标准单元高度TP。高度CH从而对应于等于两倍于间距TP的距离，并且在一些实施例中，单元200C被称为具有单元高度CH的双倍高度单元。

在图2所示的实施例中，电源轨区域PR1-PR3与单元200C重叠，使得单元200C被认为包括每个电源轨区域PR1-PR3的部分。在一些实施例中，电源轨区域PR1-PR3的部分或全部不被认为包括在单元200C中，并且基于轨迹T1-T3相对于单元200C对准。

在图2所示的实施例中，X方向上的栅极区域GR1和GR3的宽度的整体(未标记)在边界200B内与单元200C重叠。在各个实施例中，栅极区域GR1和GR3之一或两者的宽度的部分或全部位于边界200B的外部，从而不与单元200C重叠。在各个实施例中，一个或多个栅极区域GR1-GR3是与除单元200C之外的一个或多个单元(未示出)共享的栅极区域的一部分。

在图2所示的实施例中，总共三个栅极区域GR1-GR3与单元200C重叠。在各个实施例中，总共少于或大于三个栅极区域与单元200C重叠。

在图2所示的实施例中，切割多晶硅区域CP与轨迹T2对准，与有源区域AR2和AR3之间的栅极区域GR2相交，并且不与栅极区域GR1或GR3中的任何一个相交。在各个实施例中，切割多晶硅区域CP不与轨迹T2对准，并且与有源区域AR2和AR3之间的栅极区域GR2相交，与有源区域AR1和AR2之间的栅极区域GR2相交，或与有源区域AR3和AR4之间的栅极区域GR2相交。在各个实施例中，切割多晶硅区域CP与栅极区域GR1或GR3之一或两者相交，不与栅极区域GR2相交，和/或延伸超出单元200C外部的边界200B。

在图2所示的实施例中，IC布局图200包括单个切割多晶硅区域CP。在一些实施例中，IC布局图200不包括切割多晶硅区域CP。在各个实施例中，IC布局图200除了图2中描绘的切割多晶硅区域CP的实例之外还包括切割多晶硅区域CP的一个或多个实例(图2中未示出)。

从而，切割多晶硅区域CP的一个或多个实例至少部分地限定与栅极区域对应的栅极结构中的不连续性，例如栅极区域GR1-GR3，使得位于块区域BL1中的电路部分或块与位于块区域BL2中的电路部分电隔离。因此，电隔离的电路部分能够独立地电连接到相同电路的其他电路部分或一个或多个单独的电路。从而，与未被切割多晶硅区域CP的一个或多个实例相交的一个或多个栅极区域对应的块区域BL1和BL2中的电路部分通过一个或多个栅极区域彼此电连接。

在操作110中，第一有源区域定位在IC布局图的单元中，第一有源区域对应于第一鳍总数，并且是n型或p型的第一类型。将第一有源区域定位在单元中包括将第一有源区域定位成在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一高度。在一些实施例中，具有第一高度的第一有源区域包括具有与第一鳍总数对应的第一高度的第一有源区域。

与第一鳍总数对应的第一有源区域包括第一鳍总数大于阈值鳍数。在各个实施例中，阈值鳍数等于一个、两个或三个鳍。在一些实施例中，对应于第一鳍总数的第一有源区域包括第一鳍总数等于三个或四个。

在一些实施例中，将第一有源区域定位在单元中包括将第一有源区域定位在双倍高度单元的第一区域中，第一区域对应于标准单元高度，并且双倍高度单元是标准单元高度的两倍。在一些实施例中，将第一有源区域定位在IC布局图的单元中包括将有源区域AR1定位在IC布局图200中的双倍高度单元200C的块区域BL1中。

在操作120中，第二有源区域与第一有源区域相邻地定位在单元中，第二有源区域是n型或p型的第二类型，并且对应于第二鳍总数。将第二有源区域定位在单元中包括将第二有源区域定位成在第一方向上延伸并且在第二方向上具有第二高度。在一些实施例中，具有第二高度的第二有源区域包括具有与第二鳍总数对应的第二高度的第二有源区域。

与第二鳍总数对应的第二有源区域包括第二鳍总数大于阈值鳍数。在一些实施例中，对应于第二鳍总数的第二有源区域包括第二鳍总数等于第一鳍总数。在一些实施例中，对应于第二鳍总数的第二有源区域包括第二鳍总数等于三个或四个。

在一些实施例中，将第二有源区域定位在单元中包括将第二有源区域定位在双倍高度单元中。在一些实施例中，将第二有源区域与第一有源区域相邻地定位在单元中包括：第一和第二有源区域定位在总共三个轨迹中的相同两个轨迹之间，相同的两个轨迹对应于标准高度单元，并且三个轨迹对应于双倍高度单元。

在一些实施例中，将第二有源区域与第一有源区域相邻地定位在单元中包括将与有源区域AR1相邻的有源区域AR2定位在IC布局图200的双倍高度单元200C的块区域BL1中。

在操作130中，第三有源区域与第二有源区域相邻地定位在单元中，第三有源区域是n型或p型的第二类型，并且对应于第三鳍总数。将第三有源区域定位在单元中包括将第三有源区域定位成在第一方向上延伸并且在第二方向上具有第三高度。在一些实施例中，具有第三高度的第三有源区域包括具有与第三鳍总数对应的第三高度的第三有源区域。

与第三鳍总数对应的第三有源区域包括第三鳍总数小于或等于阈值鳍数。在一些实施例中，对应于第三鳍总数的第三有源区域包括第三鳍总数等于一个或两个。

在一些实施例中，将第三有源区域定位在单元中包括将第三有源区域定位在双倍高度单元中。在一些实施例中，将第三有源区域与第二有源区域相邻地定位在单元中包括：第二有源区域定位在对应于双倍高度单元的总共三个轨迹中的对应于标准高度单元的前两个轨迹之间，并且第三有源区域定位在总共三个轨迹中的后两个轨迹之间，后两个轨迹也对应于标准高度单元。

在一些实施例中，将第三有源区域与第二有源区域相邻地定位在单元中包括跨接电源轨迹与第二和第三有源区域。在各个实施例中，或者电源轨迹对应于参考电源轨，并且第二类型是n型，或者电源轨迹对应于供电电源轨，并且第二类型是p型。

在一些实施例中，将第三有源区域与第二有源区域相邻地定位在单元中包括在IC布局图200的单元200C中将块区域BL2中的有源区域AR3定位成与块区域BL1中的有源区域AR2相邻。

在操作140中，第四有源区域与第三有源区域相邻地定位在单元中，第四有源区域是n型或p型的第一类型，并且对应于第四鳍总数。将第四有源区域定位在单元中包括将第四有源区域定位成在第一方向上延伸并且在第二方向上具有第四高度。在一些实施例中，具有第四高度的第四有源区域包括具有与第四鳍总数对应的第四高度的第四有源区域。

与第四鳍总数对应的第四有源区域包括第四鳍总数小于或等于阈值鳍数。在一些实施例中，对应于第四鳍总数的第四有源区域包括第四鳍总数等于第四鳍总数。在一些实施例中，对应于第四鳍总数的第四有源区域包括第四鳍总数等于一个或两个。

在一些实施例中，将第四有源区域定位在单元中包括将第四有源区域定位在双倍高度单元中。在一些实施例中，将第四有源区域与第三有源区域相邻地定位在单元中包括：第三和第四有源区域定位在对应于双倍高度单元的总共三个轨迹中的相同的后两个轨迹之间。

在一些实施例中，将第四有源区域与第三有源区域相邻地定位在单元中包括在IC布局图200的单元200C中将块区域BL2中的有源区域AR4定位成与块区域BL2中的有源区域AR3相邻。

在操作150中，在一些实施例中，使第一至第四有源区域中的每个与栅极区域相交。使第一至第四有源区域中的每个与栅极区域相交包括至少部分地限定基于IC布局图(例如，IC布局图200)形成的晶体管的至少一个位置。在一些实施例中，使第一至第四有源区域中的每个与栅极区域相交包括至少部分地限定基于IC布局图形成的多个晶体管的多个块区域(例如，块区域BL1和BL2)中的位置，多个晶体管包括具有第一或第二鳍总数的至少一个晶体管和具有第三或第四鳍总数的至少一个晶体管。在一些实施例中，使第一至第四有源区域中的每个与栅极区域相交包括至少部分地限定包括具有第一、第二、第三和第四鳍总数中的每一个的至少一个晶体管的多个晶体管的位置。在一些实施例中，使第一至第四有源区域中的每个与栅极区域相交包括至少部分地限定伪栅极的至少一个位置。

在一些实施例总，使第一至第四有源区域中的每个与栅极区域相交是使第一至第四有源区域中的一个或多个与多个栅极区域中的一个以上栅极区域相交的一部分。在一些实施例中，使第一至第四有源区域中的每个与栅极区域相交包括在IC布局图200中使有源区域AR1-AR4中的每个与栅极区域GR1-GR3中的至少一个相交。

在操作160中，在一些实施例中，使栅极区域与切割多晶硅区域相交。使栅极区域与切割多晶硅区域相交是在基于栅极区域制造的栅电极中限定不连续性的位置的一部分，使得对应的栅电极被分成彼此电隔离的部分。

在各个实施例中，使栅极区域与切割多晶硅区域相交是使多个栅极区域中的一个或多个栅极区域与多个切割多晶硅区域中的一个或多个切割多晶硅区域相交的一部分。

在一些实施例中，使栅极区域与切割多晶硅区域相交包括在IC布局图200中使栅极区域GR2与切割多晶硅区域CP相交。

在操作170中，在一些实施例中，IC布局图被生成并存储在存储器件中。生成IC布局图由处理器执行，例如下面参考图8讨论的IC布局图生成系统800的处理器802。

在一些实施例中，生成IC布局图包括：定位一个或多个部件(未示出)，例如，接触件、通孔或导电区域，其对应于基于一个或多个部件制造的一个或多个IC结构，并且被配置为提供电连接至对应于有源区域AR1-AR4的一个或多个有源区域和/或对应于栅极区域GR1-GR3的栅电极。

在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或例如数据库的单元库中，和/或包括通过网络存储IC布局图。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在IC布局图生成系统800的单元库807中和/或通过网络814存储，下面关于图8进行讨论。

在各个实施例中，生成和存储IC布局图包括生成和存储以上关于图2讨论的IC布局图200或以下关于图4A-图4I讨论的IC布局图400C、400E或400G中的一个或多个。

在操作180中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模中的至少一个或半导体IC的层中的至少一个组件。下面关于IC制造系统900和图9讨论制造一个或多个半导体掩模或半导体IC的层中至少一个组件。

在各个实施例中，制造一个或多个半导体掩模或半导体IC的层中的至少一个组件基于以上关于图2讨论的IC布局图200或以下关于图4A-图4I讨论的IC布局图400C、400E或400G中的一个或多个。

在操作190中，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面参考图9讨论基于IC布局图执行一个或多个制造操作，例如一个或多个光刻曝光。

在各个实施例中，执行一个或多个制造操作基于以上关于图2讨论的IC布局图200或以下关于图4A-图4I讨论的IC布局图400C、400E或400G中的一个或多个。

通过执行方法100的一些或全部操作，生成IC布局图，例如IC布局图200，其中限定一组晶体管，其具有包括相对较高和较低鳍数的子集，使得对应于IC布局图的电路包括具有鳍数的组合的晶体管。由于功率和驱动能力以及速度随鳍数的增加而增加，因此限定一组具有鳍数组合的晶体管使得能够将相对较高的鳍数选择性地应用于时序对于整个电路速度目标最为关键的电路块。因此，与其中电路对应于不包括相对较高和较低鳍数的IC布局图的方法相比，能够在保持速度和面积要求的同时降低电路功率。

图3是根据一些实施例的操作IC制造系统的方法300的流程图。在一些实施例中，操作IC制造系统包括生成IC布局图，例如以上关于图1和图2讨论的IC布局图200或以下关于图4A-图4I讨论的IC布局图400C、400E或400G，其对应于基于生成的IC布局图制造的IC结构，例如以下关于图7讨论的IC器件700。

在一些实施例中，方法300的一些或全部由计算机的处理器执行。在一些实施例中，方法300的一些或全部由下面参考图8讨论的IC布局图生成系统800的处理器802执行。

方法300的一些或全部操作能够作为在设计室(例如，下面参考图9讨论的设计室920)中执行的设计过程的一部分来执行。

在一些实施例中，方法300的操作以图3中描绘的顺序执行。在一些实施例中，方法300的操作同时和/或以不同于图3中描绘的顺序的顺序执行。在一些实施例中，在执行方法300的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

图4A-图6示出根据一些实施例的方法300的操作的非限制性示例。如下面进一步讨论的，图4A-图4I示出基于触发器电路的非限制性示例，并且分别包括图4C、图4E和图4G所示的IC布局图400C、400E和400G。图4A是与操作310的执行对应的触发器电路的示意图，图4B和图4C分别是与在触发器电路上执行操作312-340的一些或全部的第一非限制性示例对应的示意性布局图，图4D和图4E分别是与在触发器电路上执行操作312-340中的一些或全部的第二非限制性示例对应的示意性布局图，图4F和图4G分别是与在触发器电路上执行操作312-340的一些或全部的第三非限制性示例对应的示意性布局图。图4H和图4I示出对应于图4A-图4G的非限制性示例的操作参数。

如下面进一步讨论的，图5示出基于在加法器电路上执行操作310-340中的一些或全部的非限制性示例，并且图6示出基于在复用器(MUX)电路上执行操作310-340中的一些或全部的非限制性示例。

IC布局图400C、400E和400G中的每一个是以上关于图1和图2讨论的IC布局图200的实施例，为了清楚起见，对其进行简化。在各个实施例中，IC布局图400C、400E或400G中的一个或多个包括除图4C、图4E和图4G所示的那些之外的部件，例如，一个或多个晶体管元件、电源轨、隔离结构、阱、导电元件等。图4C、图4E和图4G中的每个还示出以上关于图2讨论的X和Y方向。

在操作310中，将电路的第一组块分配给第一鳍数。电路包括多个PMOS和NMOS晶体管，并且将第一组块分配给第一鳍数包括分配至少一个电路块，其包括至少一个PMOS晶体管和至少一个NMOS晶体管。第一鳍数是对应于至少一个PMOS晶体管或至少一个NMOS晶体管之一的第一鳍总数和对应于至少一个PMOS晶体管或至少一个NMOS晶体管中的另一个的第二鳍总数之和。在一些实施例中，电路包括被配置为晶体管对的多个PMOS和NMOS晶体管中的一些或全部，例如反相器和/或传输门。

在一些实施例中，将第一组块分配给第一鳍数包括第一鳍数大于或等于六。在各个实施例中，将第一组块分配给第一鳍数包括第一鳍总数等于第二鳍总数或第一鳍总数不同于第二鳍总数。在各个实施例中，将第一组块分配给第一鳍数包括第一或第二鳍总数之一或两者等于三或四。在一些实施例中，将第一组块分配给第一鳍数包括将第一组块分配给块区域BL1，其包括对应于第一鳍总数的有源区域AR1和对应于第二鳍总数的有源区域AR2，如以上关于图1和图2所讨论的。

在一些实施例中，将第一组块分配给第一鳍数包括从单元库接收IC布局单元。在一些实施例中，从单元库接收IC布局单元包括接收预分配给低于第一鳍数的第二鳍数的多个PMOS和NMOS晶体管。在一些实施例中，将第一组块分配给第一鳍数包括将剩余的第二组块分配给第二鳍数。在一些实施例中，将第一组块分配给第一鳍数包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收块分配。

在各个实施例中，电路块包括相等数量的PMOS和NMOS晶体管、比NMOS晶体管更多的PMOS晶体管或比PMOS晶体管更多的NMOS晶体管。

在一些实施例中，将第一组块分配给第一鳍数包括分析(例如，将算法应用于)电路以将电路划分为块。分析电路包括基于一个或多个电路尺寸向电路应用一组标准，即，晶体管总数、块限定或信号路径、逻辑门、控制部分、分支或其他功能布置。下面关于触发器电路400A和图4讨论分析电路以将电路划分为块的非限制性示例。

在各个实施例中，基于电路尺寸应用标准包括使用功能能力来确定被认为包括在电路中的晶体管的总数。在各个实施例中，功能能力包括执行一个或多个逻辑或数学功能、信号处理、时序、生成、选择、电平移位、延迟或响应功能和/或一个或多个其他合适的IC功能。具有基于功能能力的尺寸的电路的非限制性示例包括锁存器、触发器(例如，触发器电路400A)、加法电路(例如，加法器电路500)、选择电路(例如，MUX 600)、电平移位器、驱动器、振荡器、电压参考、放大器、存储器单元等。

在一些实施例中，晶体管的总数随着功能能力的增加而增加。在一些实施例中，确定电路的晶体管总数包括晶体管总数范围从四到100以上。在一些实施例中，确定电路的晶体管总数包括晶体管总数范围从16到96。在一些实施例中，确定电路的晶体管总数包括晶体管总数范围从32到64。

在各个实施例中，基于块限定应用标准包括识别被布置为实现特定电路功能或子功能的晶体管，例如，传播、分块、反相、隔离和/或延迟信号或使能或禁用，例如，对部分或全部电路加电或断电。在一些实施例中，识别晶体管包括识别PMOS和NMOS晶体管对。

在一些实施例中，识别晶体管包括基于目标块尺寸识别晶体管的数量。在一些实施例中，目标块尺寸基于实现特定电路功能或子功能所需的晶体管的最少数量，例如，实现三态反相器需要至少四个晶体管或实现传输门需要两个晶体管。在一些实施例中，目标块尺寸基于布局考虑，例如，以在双倍高度单元中实现最大布局灵活性为目标的两个晶体管。

在各个实施例中，基于信号路径应用标准包括识别包括在特定信号路径(例如，多个信号路径中的一个信号路径)中和/或包括在特定信号路径的一个或多个预定部分(例如，对时间要求严格的位置和/或反馈段)中的晶体管。在各个实施例中，识别包括在特定信号路径中的晶体管包括识别PMOS晶体管、NMOS晶体管或一对PMOS和NMOS晶体管。

在各个实施例中，基于逻辑门的包括应用标准包括识别被布置为执行特定逻辑功能或子功能的晶体管，例如被布置为反相器、AND、OR、NAND、NOR、XOR的一些或全部或其他逻辑门。

在各个实施例中，基于控制部分的包括应用标准包括识别被布置为执行特定电路控制功能的晶体管，例如，响应于一个或多个使能、控制或其他信号来选择性地使能部分或全部电路。

在各个实施例中，基于分支的包括应用标准包括识别被布置在电路的特定部分(例如，多个可选输入路径之一)内的晶体管。

在一些实施例中，将第一组块分配给第一鳍数包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收块划分信息。

在一些实施例中，将第一组块分配给第一鳍数包括对一些或全部电路执行时序分析，例如，识别一个或多个关键高速信号路径。在一些实施例中，执行时序分析包括将时序关键等级分配给各个电路部分，例如多个信号路径。在各个实施例中，将第一组块分配给第一鳍数包括应用时序分析来确定第一组块中包括特定块，例如，基于作为特定信号路径的一部分的块来包括或排除特定块。

在各个实施例中，在将电路划分成块之后执行时序分析，在执行时序分析之后将电路划分成块，或者将时序分析和电路块划分进行组合或迭代。在一些实施例中，执行时序分析包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收时序信息。

在各个实施例中，执行时序分析包括基于第一或第二鳍总数之一或两者来分析一个或多个晶体管的时序。在各个实施例中，执行时序分析包括基于第一和第二鳍总数之外的鳍数来分析一个或多个晶体管的时序。在一些实施例中，执行时序分析包括计算一个或多个晶体管的一个或多个开关速度。

在一些实施例中，将第一组块分配给第一鳍数包括独立于电路的时序分析，例如基于时序信息中电路速度的非关键性的指示，来分配第一组块。

在一些实施例中，将第一组块分配给第一鳍数包括对一些或全部电路执行功率分析，例如，识别一个或多个关键高功率电路部分。在一些实施例中，执行时序分析包括将功率关键等级分配给各个电路部分，例如多个信号路径。在各个实施例中，将第一组块分配给第一鳍数包括应用功率分析来确定第一组块中包括特定块，例如，基于作为特定信号路径的一部分的块来包括或排除特定块。

在各个实施例中，在将电路划分成块之后执行功率分析，在执行功率分析之后将电路划分成块，或者将功率分析和电路块划分进行组合或迭代。

在各个实施例中，执行和/或应用功率分析的一些或全部与执行和/或应用时序分析的一些或全部相结合。在各个实施例中，执行和/或应用功率分析的一些或全部和/或执行和/或应用时序分析的一些或全部被用于确定块优先级，使得基于块优先级(在一些实施例中，与其他因素(例如，如下所述的面积效率水平)结合)，块被包括在第一组块中或从第一组块中排除。

在一些实施例中，将第一组块分配给第一鳍数包括基于第一鳍数来计算第一组块的功率水平。计算功率水平，例如第一组块的功率水平，包括相对于鳍数(例如第一鳍数)变化的功率水平，使得功率水平随着鳍数的值增加而增加。

在各个实施例中，计算功率水平包括执行一组软件指令，例如电路或器件模拟程序，以基于功率信息(例如，一个或多个操作电压电平、频率和/或温度)计算直流(DC)和/或交流(AC)导通状态电流水平中的一个或多个、一个或多个截止状态泄漏水平和/或与电路功率相关的另一电路参数。在一些实施例中，计算功率水平包括功率水平基于电路布局内的各个晶体管、块或其他部件的邻近度和/或与电路有关的一个或多个附加因素。在一些实施例中，计算功率水平包括功率水平基于电路布局的，例如，作为执行下面讨论的操作340的结果。

在一些实施例中，计算第一组块的功率水平包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收功率信息。

在一些实施例中，将第一组块分配给第一鳍数包括向现有的第一组块添加至少一个块和/或从现有的第一组块中去除至少一个块，例如，响应于执行下面讨论的操作312、322或332中的一个或多个。

在操作312中，在一些实施例中，基于将第一组块分配给第一鳍数来计算电路的速度水平V，并且将速度水平V与阈值速度水平Vth进行比较。在各个实施例中，计算速度水平V包括执行一组软件指令，例如电路或器件模拟程序，以计算晶体管开关速度、电路块建立时间、频率响应、带宽和/或与晶体管速度有关的另一电路参数中的一个或多个。

基于将第一组块分配给第一鳍数来计算速度水平V包括相对于第一鳍数的第一或第二鳍总数之一或两者而变化的速度水平V，使得速度水平V相对于增加的第一鳍数值而增加。相对于第一或第二鳍总数之一或两者而变化的速度水平V对应于速度水平V基于对应于第一鳍总数的至少一个PMOS晶体管或至少一个NMOS晶体管之一和/或对应于第二鳍总数的至少一个PMOS晶体管或至少一个NMOS晶体管中的另一个。

在各个实施例中，计算速度水平V包括速度水平V基于第一组块的全部或子集、给定块内的晶体管的子集、块或给定块内的晶体管的分级排序、电路布局内的各个晶体管、块或其他部件的邻近度和/或与电路速度有关的一个或多个附加因素。

在各个实施例中，计算速度水平V包括速度水平V基于不在第一组块中的所有、一些或没有电路块，例如，预先分配或分配给第二鳍数的第二组块，例如作为下面讨论的执行操作320的结果。在一些实施例中，计算速度水平V包括速度水平V基于电路布局的，例如，作为执行下面讨论的操作340的结果。

在各个实施例中，计算速度水平V包括对与第一和/或第二组块的各个块对应的一个或多个速度进行求和、代数组合和/或最慢速度识别。

在一些实施例中，将速度水平V与阈值速度水平Vth进行比较包括阈值速度水平Vth是基于电路的应用的性能规范。在一些实施例中，将速度水平V与阈值速度水平Vth进行比较包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收阈值速度水平Vth。

在一些实施例中，基于速度水平V等于或大于阈值速度水平Vth执行操作314，并且基于速度水平V小于阈值速度水平Vth执行操作320。

在操作314中，在一些实施例中，基于速度水平V低于阈值速度水平Vth，通过返回操作310，将一个或多个附加电路块分配给第一鳍数。在各个实施例中，将一个或多个附加电路块分配给第一鳍数基于应用先前确定的块优先级、执行进一步的时序分析和/或例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收分配信息。

在操作320中，在一些实施例中，电路的第二组块被分配给比第一鳍数低的第二鳍数。将第二组块分配给第二鳍数包括分配至少一个电路块，其包括至少一个PMOS晶体管和至少一个NMOS晶体管。第二鳍数是对应于至少一个PMOS晶体管或至少一个NMOS晶体管之一的第三鳍总数和对应于至少一个PMOS晶体管或至少一个NMOS晶体管中的另一个的第四鳍总数之和。

在一些实施例中，将第二组块分配给第二鳍数包括第二鳍数小于或等于四。在各个实施例中，将第二组块分配给第二鳍数包括第三鳍总数等于第四鳍总数或第三鳍总数不同于第四鳍总数。在各个实施例中，将第二组块分配给第二鳍数包括第三或第四鳍总数之一或两者等于一或二。在一些实施例中，将第二组块分配给第二鳍数包括将第二组块分配给块区域BL2，其包括对应于第三鳍总数的有源区域AR3和对应于第四鳍总数的有源区域AR4，如以上关于图1和图2所讨论的。

在一些实施例中，将第二组块分配给第二鳍数包括例如从单元库接收预分配给第二鳍数的第二组块。在一些实施例中，将第二组块分配给第二鳍数包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收块分配。

在一些实施例中，将第二组块分配给第二鳍数包括基于时序分析(例如，在操作310中执行的时序分析)来识别一个或多个块。在一些实施例中，将第二组块分配给第二鳍数包括独立于电路的一个或多个操作活动，基于一个或多个块功能(例如，偏置、加电/断电或睡眠模式功能)分配一个或多个块。

在一些实施例中，将第二组块分配给第二鳍数包括基于第二鳍数来计算第二组块的功率水平，如以上关于操作310所讨论的。在一些实施例中，计算第二组块的功率水平包括基于第一鳍数来计算第一组块的功率水平。

在各个实施例中，计算第二组块的功率水平包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收功率信息。在一些实施例中，在操作310中将第一组块分配给第一鳍数并且在操作320中将第二组块分配给第二鳍数包括独立于计算第一和第二组块的功率水平来分配第一和第二组块，例如基于功率信息中电路功率的非关键性的指示。

在操作322中，在一些实施例中，电路功率水平P被计算为基于第一鳍数的第一组块的功率水平与基于第一鳍数的第二组块的功率水平之和，并将电路功率水平P与阈值功率水平Pth进行比较。上面关于操作310和320讨论了计算基于第一鳍数的第一组块的功率水平以及基于第二鳍数的第二组块的功率水平。

在一些实施例中，将功率水平P与阈值功率水平Pth进行比较包括阈值功率水平Pth是基于电路的应用的性能规范(例如，整个电路设计的功率预算)。在一些实施例中，将功率水平P与阈值功率水平Pth进行比较包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收阈值功率水平Pth。

在一些实施例中，基于功率水平P等于或低于阈值功率水平Pth执行操作324，并且基于功率水平P超过阈值功率水平Pth执行操作330。

在操作324中，在一些实施例中，基于超过阈值功率水平Pth的电路功率水平P，将第一组块中的块重新分配给第二鳍数。在各个实施例中，将第一组块中的块重新分配给第二鳍数包括返回操作310或320之一。在各个实施例中，将块分配给第二鳍数基于应用先前确定的块优先级、执行进一步的时序分析和/或例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收分配信息。

在操作330中，在一些实施例中，基于第一组块被分配给第一鳍数并且第二组块被分配给第二鳍数来计算面积效率水平EL。在一些实施例中，计算效率水平EL包括基于第一组块中的晶体管X的总数和第二组块中的晶体管Y的总数来计算效率比。在一些实施例中，效率水平EL由下式给出：

EL＝(X+Y)/(2 x max(X,Y)) (1)

使得效率水平EL的最大值等于1对应于晶体管X的总数等于晶体管Y的总数。

在各个实施例中，效率水平EL等于比率X/Y或Y/X之一，使得晶体管X的总数等于晶体管Y的总数对应于效率水平EL的值等于1。

在操作332中，在一些实施例中，将面积效率水平EL与面积效率极限进行比较。在各个实施例中，将面积效率水平EL与面积效率极限进行比较包括面积效率极限是大于和/或小于1的值。在一些实施例中，将面积效率水平EL与面积效率极限进行比较包括面积效率极限为0.7和/或1.3。

在一些实施例中，将面积效率水平EL与面积效率极限进行比较包括将面积效率水平EL与预定制造极限进行比较。在一些实施例中，将面积效率水平EL与面积效率极限进行比较包括例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收面积效率极限。

在一些实施例中，基于面积效率水平EL在面积效率极限之外来执行操作334，并且基于面积效率水平EL等于或在面积效率极限内来执行操作340。

在操作334中，在一些实施例中，基于面积效率水平EL在面积效率极限之外，通过将第二组块中的块重新分配给第一鳍数或将第一组块中的块重新分配给第二鳍数中的至少一个来重新平衡鳍数分配。在各个实施例中，重新平衡鳍数分配包括返回操作310或330之一。在各个实施例中，重新平衡鳍数分配基于应用先前确定的块优先级、执行进一步的时序分析和/或例如从数据库或用户界面(诸如下面关于图8讨论的用户界面842)接收分配信息。

在操作340中，基于相应的第一和第二鳍数来布置第一和第二组块。布置第一组块包括使用IC布局单元的第一块区域的第一和第二有源区域，第一和第二有源区域共同地对应于具有第一鳍数的多个鳍。布置第二组块包括使用IC布局单元的第二块区域的第三和第四有源区域，第三和第四有源区域共同地对应于具有第二鳍数的多个鳍。

在各个实施例中，布置第一和第二组块包括使用对应于PMOS晶体管的第一和第四有源区域以及对应于NMOS晶体管的第二和第三有源区域，或者使用对应于NMOS晶体管的第一和第四有源区域以及对应于PMOS晶体管的第二和第三有源区域。

在第一块区域中布置第一组块和在第二块区域中布置第二组块包括确定各个块彼此之间的相对邻近度。在一些实施例中，在第一块区域中布置第一组块并且在第二块区域中布置第二组块包括选择多个可能布置中的一个布置，使得各个块彼此之间的相对邻近度是任意的。

在一些实施例中，确定各个块彼此之间的相对邻近度包括基于一组一个或多个标准来确定相对邻近度。在各个实施例中，标准包括以下至少一项：基于给定块与另一块或外部电路的接近度的电路速度、相对于一个或多个邻近部件的功率耗散的给定块的功率耗散、块之间和/或至外部电路的路由容易度或设计上的考虑，诸如最大程度地减少切割多晶硅区域的数量等。

在各个实施例中，使用第一至第四有源区域来布置第一和第二组块包括执行方法100的操作110-170中的一个或多个，从而生成包括块单元200C的区域BL1的有源区域AR1和AR2以及块区域BL2的有源区域AR3和AR4的IC布局图200，如以上关于图1和图2所讨论的。

在各个实施例中，使用第一至第四有源区域来布置第一和第二组块包括使用单元400CC、400EC和400GC的有源区域AR1-AR4来布置块A-J，如下面关于图4C、图4E和图4G所讨论的。

在一些实施例中，布置第一和第二组块包括执行方法100的操作170-190中的一个或多个，例如，从而存储IC布局图和/或基于IC布局图执行附加操作，如以上关于图1和图2所讨论的。

通过执行方法300的一些或全部操作，生成IC布局图，例如IC布局图200、400C、400E或400G之一，其中分配电路块，使得晶体管分布在相对较高和较低鳍数之间，从而实现以上关于方法100和IC布局图200所讨论的益处，并且如下面关于图4A-图6进一步讨论的那样。

在图4A所示的非限制性示例中，触发器电路400A包括：配置为接收控制信号SI和SE、数据DI和时钟信号CP的输入端子；配置为接收供电电压电平VDD和参考电压电平VSS的电源节点；以及配置为输出信号QO的输出端子。反相器被配置为从控制信号SE生成内部控制信号seb，并且从时钟信号CP生成内部时钟信号clkb和clkbb。

基于操作310的执行，触发器电路400A被分为十个块，如表1中所列并且在下面讨论。

表1

通过应用基于触发器电路的功能能力的标准，即响应于控制信号SI和SE、数据DI和时钟信号CP输出信号QO，触发器电路400A包括总共32个晶体管，布置为16对PMOS和NMOS晶体管并如图4A所示进行配置。

通过应用基于通过识别被布置为反相器的晶体管来限定块以及基于包括在时钟信号路径中的标准，触发器电路400A被部分地划分为块A和B，每个块包括在接收时钟信号CP的路径中被布置为反相器的晶体管对并依次反转以生成内部时钟信号clkb和clkbb。

通过应用基于通过识别被布置为反相器的晶体管来限定块以及基于包括在选择控制部分中的标准，触发器电路400A进一步被划分为包括晶体管对的块C，该晶体管对被布置为配置为生成可与控制信号SE一起用于选择功能的内部控制信号seb的反相器。

通过应用基于进一步识别包括在选择控制部分中的晶体管的标准，触发器电路400A被进一步划分为包括两个PMOS和两个NMOS晶体管的块D，两个PMOS和两个NMOS晶体管被配置为响应于控制信号SE和SI以及内部控制信号seb执行选择功能。

通过应用基于识别被布置为执行数据输入功能的晶体管来限定块的标准，触发器电路400A进一步被划分为块E，其包括第一段E中的两个PMOS晶体管和第二段E'中的两个NMOS晶体管，四个晶体管被配置为响应于控制信号SE和内部控制信号seb选择性地输入数据DI。

通过应用基于识别包括在主锁存器反馈信号路径中的晶体管的标准，触发器电路400A进一步被划分为块F，其包括第一段F中的晶体管对以及第二段F'中的两个PMOS和两个NMOS晶体管，六个晶体管被配置为提供主锁存器反馈信号路径，其具有由内部时钟信号clkb和clkbb控制的时序。

通过应用基于通过识别被布置为反相器的晶体管来限定块以及基于识别包括在主锁存器正向信号路径中的晶体管的标准，触发器电路400A进一步被划分为块G，其包括被布置为反相器并且包括在主锁存器正向信号路径中的晶体管对。

通过应用基于识别包括在从锁存器反馈信号路径中的晶体管的标准，触发器电路400A进一步被划分为块H，其包括第一段H中被布置为传输门的晶体管对以及第二段H'中的两个PMOS和两个NMOS晶体管，六个晶体管被配置为提供从锁存器反馈信号路径，其具有由内部时钟信号clkb和clkbb控制的时序。

通过应用基于通过识别被布置为反相器的晶体管来限定块以及基于识别包括在从锁存器正向信号路径中的晶体管的标准，触发器电路400A进一步被划分为块I，其包括被布置为反相器并且包括在从锁存器正向信号路径中的晶体管对。

通过应用基于通过识别被布置为反相器的晶体管来限定块以及基于识别包括在输出缓冲器部分中的晶体管的标准，触发器电路400A进一步被划分为块J，其包括被布置为配置为输出信号Q0的反相器的晶体管对。

因此，如图4A、图4B、图4D和图4F所示，触发器电路400A被分为包括单个反相器的块A、B、C、G、I和J，包括两个PMOS晶体管和两个NMOS晶体管的块D，包括第一段E中的两个PMOS晶体管和第二段E'中的两个NMOS晶体管的块E，包括第一段F中的反相器和第二段F'中的门控反相器的块F，以及包括第一段H中的传输门和第二段H'中的门控反相器的块H。

在触发器电路400A中，主锁存器正向信号路径、主锁存器反馈信号路径和从锁存器反馈路径中的每一个都是关键高速信号路径，使得块F-H中的每一个对应于关键高速信号路径。基于与操作频率、数据活动以及与栅极相关的电流水平和其他寄生电容水平对应的设计标准，块F-H中的每个还对应于相对于电路块A-E和J的功率水平较高的功率水平。

通过执行操作310-334中的一些或全部，触发器电路400A的第一和第二组块A-J被分别分配给第一鳍数FC1或低于第一鳍数FC1的第二鳍数FC2，使得速度和功率要求根据需要得到解决，如下面讨论的非限制性示例所示。

在图4B、图4D和图4E所示的实施例中，触发器电路400B、400D和400F包括：第一鳍数FC1，作为与PMOS晶体管对应的第一鳍总数F1和与NMOS晶体管对应的第二鳍总数F2的和；以及第二鳍数FC2，作为与NMOS晶体管对应的第三鳍总数F3和与PMOS晶体管对应的第四鳍总数F4的和。在一些实施例中，第一和第四鳍总数F1和F4对应于NMOS晶体管，并且第二和第三鳍总数F2和F3对应于PMOS晶体管。

在图4B所示的第一非限制性示例中，基于电路速度是非关键要求，触发器电路400A被配置为触发器电路400B，从而对应于电路功率水平最小化的情况。因此，基于相对于块F-H的低功率水平，将块A、C、D、E、I和J中的每个分配给第一鳍数FC1，并且基于相对较高功率水平，将块B、F、G和H中的每个分配给第二鳍数FC2。因为电路速度不是关键性的并且功率水平随着鳍数的增加而增加，所以触发器电路400B的总功率水平通过块分配而被最小化。

在各个实施例中，将块A、C、D、E、I和J分配给第一鳍数FC1，将块B、F、G和H分配给第二鳍数FC2包括执行操作310-334的各个子集或全部。在一些实施例中，在操作310中将块A、C、D、E、I和J分配给第一鳍数FC1，不执行操作312，在操作320中将块B、F、G和H分配给第二鳍数FC2，在操作322中计算功率水平P并确认其等于或低于阈值功率水平Pth，并且在操作330中计算面积效率水平EL。

在一些实施例中，在操作310中，除了块A、C、D、E、I和J之外的一个或多个块被分配给第一鳍数FC1，其余的块在操作320中被分配给第二鳍数FC2，在操作322中计算功率水平P并确认其超过阈值功率水平Pth，并且在操作324中将块A、C、D、E、I或J中的一个或多个重新分配给第一鳍数FC1。

在一些实施例中，基于将块A、C、D、E、I和J分配给第一鳍数FC1以及将块B、F、G和H分配给第二鳍数FC2，在操作330中计算面积效率水平EL，并基于晶体管X的总数和晶体管Y的总数中的每一个等于16来确认其处于预定极限或在预定极限内。

在一些实施例中，基于除块A、C、D、E、I和J以外的一个或多个块被分配给第一鳍数FC1以及除块B、F、G和H之外的一个或多个块被分配给第二鳍数FC2，在操作330中计算面积效率水平EL，并基于晶体管X和Y的总数等于16之外的值，将其确定为在预定极限之外，并且在操作334中重新平衡块分配。

在图4D所示的第二非限制性示例中，触发器电路400A基于电路速度和电路功率中的每一个为关键要求而被配置为触发器电路400D，从而对应于实现电路速度和功率之间的权衡的情况。因此，将块A和D-F中的每个分配给第一鳍数FC1，将块B、C和G-J中的每个分配给第二鳍数FC2。基于分配给第一鳍数FC1的块F和分配给第二鳍数FC2的块G和H的相对较高功率水平和速度关键性，触发器电路400D的总体电路速度和功率水平通过块分配来平衡。

类似于以上关于图4B讨论的示例，在各个实施例中，将块A和D-F分配给第一鳍数FC1以及将块B、C和G-J分配给第二鳍数FC2包括执行操作310-334的各个子集或全部。

例如，在一些实施例中，在操作310中将除了块A和D-F之外的一个或多个块分配给第一鳍数FC1，在操作312中计算速度水平V并确定其低于阈值速度水平Vth，并且在操作314中将块B、C或G-J中的一个或多个重新分配给第一鳍数FC1。

在图4F所示的第三非限制性示例中，基于电路功率是非关键要求，触发器电路400A被配置为触发器电路400F，从而对应于电路速度水平最大化的情况。因此，基于电路块F-H的相对较高速度关键性，将块A和F-H中的每个分配给第一鳍数FC1，并且基于相对较低速度关键性，将块B-E、I和J中的每个分配给第二鳍数FC2。因为电路功率不是关键性的并且速度水平随着鳍数的增加而增加，所以触发器电路400F的总功率水平通过块分配而被最大化。

类似于以上关于图4B和图4D讨论的示例，在各个实施例中，将块A和F-H分配给第一鳍数FC1以及将块B-E、I和J分配给第二鳍数FC2包括执行操作310-334的各个子集或全部。

基于上面讨论的配置，触发器电路400B、400D和400F具有相对的电路速度和功率水平，如下面的表2所示。

表2

如表2所示，基于电路块分配，触发器电路400B相对于触发器电路400D和400F具有较低的速度水平和较低的功率水平，触发器电路400D相对于触发器电路400B和400F具有中等速度和功率水平，并且触发器电路400F相对于触发器电路400B和400D具有较高的速度水平和较高的功率水平。

根据一些实施例，基于操作340的执行，触发器电路400B、400D和400F分别被用来生成图4C、图4E和图4G所示的IC布局图400C、400E和400G。IC布局图400C、400E和400G中的每个均包括有源区域AR1-AR4、栅极区域GR1-GR3以及切割多晶硅区域CP的多个实例(如以上关于图1和图2所讨论的)以及类似于栅极区域GR1-GR3的附加栅极区域GR4-GR11。有源区域AR1对应于第一鳍总数F1，有源区域AR2对应于第二鳍总数F2，有源区域AR3对应于第三鳍总数F3，有源区域AR4对应于第四鳍总数F4。

IC布局图400C包括具有边界400CB的单元400CC，IC布局图400E包括具有边界400EB的单元400EC，IC布局图400G包括具有边界400GB的单元400GC。单元400CC、400EC和400GC中的每个均包括根据块A-J布置的切割多晶硅CP的多个实例(其表示以上参考图1和图2讨论的块区域BL1和BL2的两个实例)以及根据相应触发器电路400B、400D和400F的配置分配的电路块。

如触发器电路400B、400D和400F以及相应的IC布局图400C、400E和400G的非限制性示例所示，通过执行方法300的一些或全部操作而产生的多个电路配置使得能够选择速度和功率之间的折衷方案。在触发器电路400B、400D和400F以及相应的IC布局图400C、400E和400G表示的选项中，总电路面积不受影响，因为每个配置包括第一组块中等于十六的晶体管X的总数和第二组块中等于十六的晶体管Y的总数。触发器电路400B、400D和400F以及相应的IC布局图400C、400E和400G中的每个由此对应于根据上述实施例计算时等于一的面积效率水平EL。

图4H和图4I中的每个示出了与相应的IC布局图400C、400E和400G对应的触发器电路400B、400D或400F中的给定一个与除了通过执行方法300的一些或全部操作之外配置的触发器电路之间的比较。

图4H示出了归一化功率作为数据活动的函数，并且包括曲线4H1-4H3。曲线4H1表示触发器电路，其中所有晶体管对应于第一鳍数FC1，曲线4H2表示触发器电路400B、400D或400F中的给定一个，并且曲线4H3表示触发器电路，其中所有晶体管对应于第二鳍数FC2。如图4H所示，对于整个数据活动水平范围，触发器电路400B、400D或400F中的给定一个具有在其他功率水平之间的功率水平P。

图4I示出了时序特性(时钟-Q与建立时间)，并且包括曲线4I1-4I3。曲线4I1表示触发器电路，其中所有晶体管对应于第一鳍数FC1，曲线4I2表示触发器电路400B、400D或400F中的给定一个，并且曲线4I3表示触发器电路，其中所有晶体管对应于第二鳍数FC2。如图4I所示，触发器电路400B、400D或400F中的给定一个具有在其他触发器电路的时序特性之间的时序特性。

如在图4H和图4I所示的非限制性示例中所示，通过执行方法300的一些或全部操作而配置的电路能够具有与不执行方法300的一些或全部操作而配置的电路的功率和时序特性一致的功率和时序特性，同时实现上述优点。

下面讨论的图5和图6示出通过执行方法300的一些或全部操作而配置的电路的附加非限制性示例，并且从而能够具有上面讨论的益处。

图5示出了根据一些实施例的加法器电路500，图6示出了根据一些实施例的MUX电路600。加法器电路500和MUX电路600中的每个都包括被配置为接收供电电压VDD和参考电压VSS的电源节点，均在以上参考图4A进行了讨论。

加法器电路500包括被配置为接收信号B1、B2和C1的输入端子以及被配置为输出信号S和CO的端子。基于操作310的执行，加法器电路500被划分为：块K，其包括被布置为第一功能部分的五个PMOS晶体管和五个NMOS晶体管；块L，其包括被布置为反相器的晶体管对；以及块M，其包括被布置为第二功能部分的八个PMOS晶体管和五个NMOS晶体管。

基于以上面关于图4B、图4D和图4G讨论的方式执行操作312-334中的一些或全部，将块K和L分配给第一鳍数FC1，将块M分配给鳍数FC2。在图5所示的实施例中，加法器电路500包括：第一鳍数FC1，作为与PMOS晶体管对应的第一鳍总数F1和与NMOS晶体管对应的第二鳍总数F2的和；以及第二鳍数FC2，作为与NMOS晶体管对应的第三鳍总数F3和与PMOS晶体管对应的第四鳍总数F4的和。在一些实施例中，第一和第四鳍总数F1和F4对应于NMOS晶体管，并且第二和第三鳍总数F2和F3对应于PMOS晶体管。

MUX电路600包括被配置为接收信号I0-I3、S0和S1的输入端子以及被配置为输出信号ZO的端子。基于操作310的执行，MUX电路600被划分为：块N，其包括被布置为反相器的两个晶体管对，被配置为基于信号S0生成内部信号s0b并且基于信号S1生成内部信号s1b；块O，其包括被布置为两个门控反相器和传输门的五个PMOS晶体管和五个NMOS晶体管；块Q，其包括被布置为两个门控反相器和传输门的五个PMOS晶体管和五个NMOS晶体管；以及块R，其包括被布置为反相器的晶体管对。

基于以上面关于图4B、图4D和图4G讨论的方式执行操作312-334中的一些或全部，将块O和R分配给第一鳍数FC1，将块N和Q分配给鳍数FC2。在图6所示的实施例中，MUX电路600包括：第一鳍数FC1，作为与NMOS晶体管对应的第一鳍总数F1和与PMOS晶体管对应的第二鳍总数F2的和；以及第二鳍数FC2，作为与PMOS晶体管对应的第三鳍总数F3和与NMOS晶体管对应的第四鳍总数F4的和。在一些实施例中，第一和第四鳍总数F1和F4对应于PMOS晶体管，并且第二和第三鳍总数F2和F3对应于NMOS晶体管。

图7是根据一些实施例的IC器件700的示图。IC器件700包括有源区域AA1-AA4、栅极结构G1-G3、电源轨P1-P3、通孔V1和V2以及金属段MS1。有源区域AA1-AA4对应于有源区域AR1-AR4，栅极结构G1-G3对应于栅极区域GR1-GR3，并且电源轨P1-P3对应于电源轨区域PR1-PR3，以上均关于IC布局图200以及图1和图2进行了讨论。

为了说明的目的，简化了IC器件700的描绘。在各个实施例中，IC器件700包括附加部件，例如接触件、S/D结构、附加通孔和金属段、隔离结构等。在一些实施例中，IC器件700除了有源区域AA1-AA4之外还包括一个或多个有源区域(未示出)，并且除了栅极结构G1-G3之外还包括一个或多个栅极结构(未示出)，例如根据上面关于图3-图6讨论的实施例。

根据以上关于IC布局图200、400C、400E和400G以及图1-图6讨论的各个实施例，通过对应于有源区域AR1-AR4，每个有源区域AA1-AA4具有p型或n型，包括第一至第四鳍总数F1-F4，并且与其他有源区域AA1-AA4相邻。因此，有源区域AA1和AA4中的每个是n型或p型中的一种，并且有源区域AA2和AA3中的每个是n型或p型中的另一种。

根据以上关于IC布局图200、400C、400E和400G以及图1-图6讨论的各个实施例，通过对应于栅极区域GR1-GR3，配置栅极结构G1-G4中的每个。

电源轨P1-P3中的每个包括一个或多个导电段，并且被配置为参考电源轨或供电电源轨。通孔V1和V2中的每个包括一个或多个导电段，并且电连接至电源轨P1或P3中的相应一个。金属段MS1包括导电段并且电连接至通孔V1和V2中的每个。

通过图7所示的配置，IC器件700包括彼此电连接并与电源轨P2电隔离的电源轨P1和P3。在各个实施例中，IC器件700包括以其他方式被配置为彼此电连接并且与电源轨P2电隔离的电源轨P1和P3。

在图7所示的实施例中，电源轨P1-P3中的每个覆盖栅极结构G1-G3中的每个。在各个实施例中，一个或多个电源轨P1-P3包括掩埋式电源轨，使得栅极结构G1-G3中的每个覆盖电源轨P1-P3中的每个。

在各个实施例中，第三电源轨被配置为参考电源轨，有源区域AA2和AA3中的每个是n型，并且有源区域AA1和AA4中的每个是p型，或者第三电源轨被配置为供电电源轨，有源区域AA2和AA3中的每个是p型，并且有源区域AA1和AA4中的每个是n型。

如上所述，通过具有与IC布局图200的各个实施例的配置对应的配置，IC器件700的各个实施例能够实现以上关于IC布局图200、400C、400E和400G以及图1-图6所讨论的益处。

图8是根据一些实施例的IC布局图生成系统800的框图。根据一些实施例，本文描述的根据一个或多个实施例的设计IC布局图的方法是可实现的，例如，使用IC布局图生成系统800。

在一些实施例中，IC布局图生成系统800是通用计算设备，其包括硬件处理器802和非暂时性计算机可读存储介质804。除其他之外，存储介质804被编码，即存储，计算机程序代码806，即，可执行指令集合。由硬件处理器802执行的指令806表示(至少部分地表示)EDA工具，该工具实现方法的一部分或全部，例如，上述生成IC布局图的方法(下文中，所述的工艺和/或方法)。

处理器802经由总线808电耦合至计算机可读存储介质804。处理器802也通过总线808电耦合至I/O接口810。网络接口812也通过总线808电耦合至处理器802。网络接口812连接至网络814，从而，处理器802和计算机可读存储介质804能够通过网络814连接至外部元件。处理器802被配置为执行编码在计算机可读存储介质804中的计算机程序代码806以使得IC布局图生成系统800可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质804是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质804包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质804存储计算机程序代码806，其被配置为使IC布局图生成系统800(其中这种执行(至少部分地)表示EDA工具)可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，存储介质804还存储有助于执行所述工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质804存储包括如本文公开的这样的单元的单元的单元库807，例如，以上关于图1和图2讨论的双倍高度单元200C。

IC布局图生成系统800包括I/O接口810。I/O接口810耦接至外部电路。在一个或多个实施例中，I/O接口810包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器802传达信息和命令的光标方向键。

IC布局图生成系统800还包括耦合至处理器802的网络接口812。网络接口812允许系统800与网络814通信，其中一个或多个其他计算机系统连接至该网络。网络接口812包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的有线网络接口。在一个或多个实施例中，在两个或多个IC布局图生成系统800中实现了所述工艺和/或方法的一部分或全部。

IC布局图生成系统800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括用于由处理器802进行处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线808传输到处理器802。IC布局生成器800配置为通过I/O接口810接收与UI相关的信息。该信息作为用户界面(UI)842存储在计算机可读存储介质804中。

在一些实施例中，所述工艺和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为由IC布局图生成系统800使用的软件应用。在一些实施例中，使用诸如可从CADENCEDESIGN SYSTEMS公司获得的

在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一种或多种。

图9是根据一些实施例的IC制造系统900以及与其相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，例如，使用制造系统900来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图9中，IC制造系统900包括在设计、开发和制造周期和/或与制造IC器件960有关的服务中彼此相互作用的实体，诸如设计室920、掩模室930和IC制造商/制造厂(“fab”)950。系统900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)920生成IC设计布局图922。IC设计布局图922包括各种几何图案，例如，以上讨论的IC布局图。几何图案对应于金属、氧化物或半导体层的图案，组成要制造的IC器件960的各种组件。各个层组合形成各种IC功能。例如，IC设计布局图922的一部分包括各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔以及用于在半导体衬底(诸如硅晶圆)中形成的用于焊盘的开口和设置在半导体衬底上的各种材料层。设计室920实施适当的设计过程以形成IC设计布局图922。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图922呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图922可以以GDSII文件格式或DFII文件格式表达。

掩模室930包括数据准备932和掩模制造944。掩模室930使用IC设计布局图922来制造一个或多个掩模945，以用于根据IC设计布局图922制造IC器件960的各个层。掩模室930执行掩模数据准备932，其中IC设计布局图922被翻译成代表性数据文件(“RDF”)。掩模数据准备932将RDF提供给掩模制造944。掩模制造944包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)945或半导体晶圆953。掩模布局数据准备932处理设计布局图922以符合掩模写入器的特定特征和/或IC fab 950的要求。在图9中，掩模数据准备932和掩模制造944被示为单独的元件。在一些实施例中，掩模数据准备932和掩模制造944可以被统称为掩模数据准备。

在一些实施例中，掩模数据准备932包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图922。在一些实施例中，掩模数据准备932包括其他分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，其使用掩模创建规则集合来检查已经在OPC中进行过处理的IC设计布局图922，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图922以补偿掩模制造944期间的限制，这可以撤销由OPC执行的修改的一部分以满足掩模创建规则。

在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其模拟将由IC fab950实施以制造IC器件960的工艺。LPC基于IC设计布局图922来模拟该工艺以创建模拟制造的器件，诸如IC器件960。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如航拍图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图922。

应该理解，为了清楚起见，掩模数据准备932的以上描述已被简化。在一些实施例中，数据准备932包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图922。附加地，可以以各种不同的顺序执行在数据准备932期间应用于IC设计布局图922的工艺。

在掩模数据准备932之后以及在掩模制造944期间，基于修改的IC设计布局图922来制造掩模945或一组掩模945。在一些实施例中，掩模制造944包括基于IC设计布局图922执行一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局图922，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)945上形成图案。掩模945可以以各种技术形成。在一些实施例中，掩模945是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)或EUV束，被不透明区域阻挡并且透过透明区域。在一个示例中，掩模945的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模945。在掩模945的相移掩模(PSM)版本中，相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造944生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆953中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆953中形成各种蚀刻区域，和/或在其他合适的工艺中使用。

IC fab 950是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 950是半导体制造厂。例如，可以有制造厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二制造厂可以为IC产品的互连和封装提供后端制造(后端(BEOL)制造)，第三制造厂可以为制造业务提供其他服务。

IC fab 950包括晶圆制造工具952，该制造工具被配置为在半导体晶圆953上执行各种制造操作，从而根据掩模(例如，掩模945)来制造IC器件960。在各种实施例中，制造工具952包括晶片步进器、离子注入机、光刻胶涂布机器、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备中的一个或多个。

IC fab 950使用由掩模室930所制造的掩模945来制造IC器件960。因此，IC fab950至少间接地使用IC设计布局图922来制造IC器件960。在一些实施例中，半导体晶圆953由IC fab 950使用掩模945制成IC器件960。在一些实施例中，IC制造包括至少间接基于IC设计布局图922进行一次或多次光刻曝光。半导体晶圆953包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆953还包括各种掺杂区域、电介质特征、多层互连等中的一个或多个(在随后的制造步骤中形成)。

关于IC制造系统(例如，图9的系统900)以及与之相关联的IC制造流程的细节可以在例如2016年2月9日授权的第9,256,709号美国专利、2015年10月1日公开的第20150278429号美国预授权公开文本、2014年2月6日公开的第20140040838号美国预授权公开文本以及2007年8月21日授权的第7,260,442号美国专利中找到，其全部内容通过引用合并于此。

在一些实施例中，一种生成IC布局图的方法包括：将第一有源区域定位在IC布局图的单元中，第一有源区域是n型或p型的第一类型，并且对应于第一鳍总数；将第二有源区域与第一有源区域相邻地定位在单元中，第二有源区域是n型或p型的第二类型，并且对应于第二鳍总数；将第三有源区域与第二有源区域相邻地定位在单元中，第三有源区域是第二类型并且对应于第三鳍总数；以及将第四有源区域与第三有源区域相邻地定位在单元中，第四有源区域是第一类型并且对应于第四鳍总数。第一和第二鳍总数中的每个大于第三和第四鳍总数中的每个，并且定位第一、第二、第三或第四有源区域中的至少一个由处理器执行。在一些实施例中，该方法包括基于IC布局图制造一个或多个半导体掩模中的至少一个或半导体IC的层中的至少一个组件。在一些实施例中，第一和第二鳍总数中的每个大于或等于三，并且第三和第四鳍总数中的每个小于或等于二。在一些实施例中，为以下中的至少一个：第一鳍总数等于第二鳍总数，或第三鳍总数等于第四鳍总数。在一些实施例中，将第一至第四有源区域定位在单元中包括将第一至第四有源区域定位在双倍高度单元中。在一些实施例中，定位第二和第三有源区域包括将电源轨迹与第二和第三有源区域跨接，并且电源轨迹对应于参考电源轨并且第二类型是n型，或者电源轨迹对应于供电电源轨，并且第二类型是p型。在一些实施例中，该方法包括将第一至第四有源区域中的每个与栅极区域相交，并且将栅极区域与切割多晶硅区域相交。在一些实施例中，该方法包括将IC布局图存储在单元库中。

在一些实施例中，IC布局生成系统包括处理器和非暂时性计算机可读存储介质，其包括用于一个或多个程序的计算机程序代码。非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起使系统：将电路的第一组块分配给第一鳍数；使用IC布局单元的第一和第二有源区域布置第一组块，第一和第二有源区域共同对应于具有第一鳍数的多个鳍；使用IC布局单元的第三和第四有源区域布置电路的第二组块，第三和第四有源区域共同对应于具有比第一鳍数小的第二鳍数的多个鳍；以及基于IC布局单元生成IC布局文件。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：基于电路的时序分析来将第一组块分配给第一鳍数。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：基于第一组块被分配给第一鳍数来计算电路的速度水平；将速度水平与阈值速度水平进行比较；以及基于速度水平低于阈值速度水平来将附加电路块分配给第一鳍数。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：将电路功率水平计算为基于第一鳍数的第一组块的功率水平和基于第二鳍数的第二组块的功率水平之和；将电路功率水平与阈值功率水平进行比较；以及基于电路功率水平超过阈值功率水平来将第一组块中的块重新分配给第二鳍数。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：在将第一组块中的块重新分配给第二鳍数之后，计算基于第一组块的电路速度水平。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：基于第一组块被分配给第一鳍数和第二组块被分配给第二鳍数来计算面积效率水平；将面积效率水平与面积效率极限进行比较；以及基于面积效率水平在面积效率极限之外，通过将第二组块中的块重新分配给第一鳍数或将第一组块中的块重新分配给第二鳍数中的至少一个来重新平衡鳍数分配。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：在重新平衡鳍数分配之后，计算基于第一组块的电路速度水平。在一些实施例中，第一鳍数大于或等于六，并且第二鳍数小于或等于四。

在一些实施例中，IC器件包括：第一电源轨；第二电源轨，电连接至第一电源轨；第三电源轨，位于第一和第二电源轨之间并且与第一和第二电源轨电隔离；第一类型的第一有源区域，与第一电源轨相邻，并且包括第一鳍总数；与第一类型不同的第二类型的第二有源区域，与第一有源区域和第三电源轨相邻，并且包括第二鳍总数；第二类型的第三有源区域，与第三电源轨相邻，并且包括第三鳍总数；以及第一类型的第四有源区域，与第三有源区域和第二电源轨相邻，并且包括第四鳍总数。第一和第二鳍总数的第一总和大于第三和第四鳍总数的第二总和。在一些实施例中，第一总和大于或等于六，并且第二总和小于或等于四。在一些实施例中，第三电源轨被配置为参考电源轨，并且第二类型是n型，或者第三电源轨被配置为供电电源轨，并且第二类型是p型。在一些实施例中，第一电源轨、第二电源轨或第三电源轨中的至少一个包括掩埋式电源轨。

可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。