一种多进制非规则重复累加码并行编码装置及方法

摘要

本发明公开了一种多进制非规则重复累加码并行编码装置与方法，本发明为解决累加器结构的多进制非规则重复累加码串行编码器延迟较大的问题，利用校验矩阵中对应校验位部分的子矩阵具有双对角线特征，针对校验位的计算提出了并行累加方法，并采用并行累加器电路实现并行多路计算奇偶校验符号；进一步，对并行累加器电路进行了减速和割集重新定时，用来缩短电路的关键路径，从而提高编码器装置的吞吐量。与传统串行编码器相比，本发明提出的编码器装置的吞吐量得到了较大提高，使用较少的硬件资源，适用于吞吐量要求高，硬件实现复杂度要求低的系统中。