具有可编程反熔丝特征的半导体装置及其制造方法

摘要

本公开涉及具有可编程反熔丝特征的半导体装置及其制造方法，其公开了一种半导体装置及其制造方法。该半导体装置包括：一基底；位于该基底上的一尖端特征区域；位于该尖端特征区域和该基底上的一栅极绝缘层；位于该栅极绝缘层上的一栅极底导电层；以及位于该基底中的一第一掺杂区，且该第一掺杂区邻近于该栅极绝缘层的一端。

说明书

技术领域

本公开主张2020年2月19日申请的美国正式申请案第16/794,817号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体装置及其制造方法。更具体地，一种具有可编程反熔丝特征的半导体装置及其制造方法。

背景技术

半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，半导体装置微型化的过程使其制造方面遭遇着各种问题，这些问题将影响半导体装置最终的电特性、品质和产率。因此，在提高半导体装置的性能、质量、良率和可靠性以及降低复杂度等方面仍然面临挑战。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例公开一种半导体装置，该半导体装置包括：一基底；一尖端特征区域设置于该基底上；一栅极绝缘层设置于该尖端特征区域与该基底上；一栅极底导电层设置于该栅极绝缘层上；以及一第一掺杂区域设置于基底内且相邻于该栅极绝缘层的一端。

在本公开的一些实施例中，该栅极绝缘层包括一覆盖区和两个平坦区，该覆盖区设置于该尖端特征区域上，该两个平坦区与该覆盖区的两侧相邻且设置于该基底上，该两个平坦区的厚度大于或等于该覆盖区的厚度。

在本公开的一些实施例中，该半导体装置包括多个第一隔离结构设置于该基底内，该多个第一隔离结构在该基底内定义一第一主动区域，该第一掺杂区域位于该第一主动区域内。

在本公开的一些实施例中，该半导体装置包括多个栅极间隙壁设置于该栅极底导电层的侧壁和该栅极绝缘层的侧壁上。

在本公开的一些实施例中，该半导体装置包括一第一微掺杂区域设置于该第一主动区域内且与该栅极绝缘层的一端相邻。

在本公开的一些实施例中，该半导体装置包括一栅极顶导电层和一第一导电层，该栅极顶导电层设置于该栅极底导电层上，该第一导电层设置于该第一掺杂区域上，该栅极顶导电层的厚度介于约2纳米至约20纳米之间，该第一导电层的厚度介于约2纳米至约20纳米之间。

在本公开的一些实施例中，该半导体装置包括一第一接触插塞和一第二接触插塞，该第一接触插塞设置于该栅极顶导电层上，该第二接触插塞设置于该第一导电层上。

在本公开的一些实施例中，该半导体装置包括一第一绝缘层和一第二绝缘层，该第一绝缘层设置于该基底上，该第二绝缘层设置于该第一绝缘层上，该第一接触插塞部设置于该第二绝缘层内，该第二接触插塞穿设该第二绝缘层与该第一绝缘层。

在本公开的一些实施例中，该半导体装置包括一第一障壁层设置于该第一接触插塞与该第二绝缘层之间以及设置于该第一接触插塞与该栅极顶导电层之间。

在本公开的一些实施例中，该半导体装置包括一第一蚀刻阻挡层设置于该第一绝缘层和该第二绝缘层之间。

在本公开的一些实施例中，该半导体装置包括一第一应力区域设置于该第一掺杂区域和该第二接触插塞之间。

在本公开的一些实施例中，该第二绝缘层的孔隙率介于约10％至约50％之间，且该尖端特征区域包括外延硅。

本公开的另一实施例提供一半导体装置，包括：一基底；一第一井区域该基底内；一第一隔离结构位于该第一井区域内；一第二隔离结构和一第三隔离结构分别设置于该第一井区域的两侧；一尖端特征区域；一栅极绝缘层；一栅极底导电层；一掺杂区域；一第一接触插塞；以及一第二接触插塞。该第一隔离结构和该第二隔离结构于该基底内定义一第一主动区域，该第一隔离结构和该第三隔离结构于该基底内定义一第二主动区域，该第二主动区域与该第一主动区域相对，且该第一隔离结构介于该第一主动区域和该第二主动区域之间。该尖端特征区域设置于该第一主动区域上。该栅极绝缘层设置于该尖端特征区域以及该基底上。该栅极底导电层设置于该栅极绝缘层上。该掺杂区域设置于该第二主动区域内。该第一接触插塞设置于该栅极底导电层上方。该第二接触插塞设置于该掺杂区域上方。

在本公开的一些实施例中，该第一隔离结构的深度小于该第二隔离结构的深度或该第三隔离结构的深度。

本公开的另一实施例公开一种半导体装置的制造方法，该半导体装置的制造方法包括：提供一基底；形成一尖端特征区域于该基底上；形成一栅极绝缘层于该尖端特征区域与该基底上；形成一栅极底导电层于该栅极绝缘层上；形成一第一掺杂区域于该基底内并相邻于该栅极绝缘层的一端。

在本公开的一些实施例中，该半导体装置的制造方法还包括：形成多个第一隔离结构于该基底内，该多个第一隔离结构定义一第一主动区域，且该第一掺杂区域形成于该第一主动区域内。

在本公开的一些实施例中，该半导体装置的制造方法还包括：形成一栅极顶导电层于该栅极底导电层上。

在本公开的一些实施例中，在该栅极底导电层上形成该栅极顶导电层包括：在该栅极底导电层上方形成一第二导电材料的一层；于该半导体装置上执行一热处理工艺；于该半导体装置上执行一清洗工艺。该第二导电材料包括钛、镍、铂、钽或钴。

在本公开的一些实施例中，该热处理工艺为一动态表面退火程序。

由于本公开的半导体装置的设计，位于该栅极绝缘层的破损点可轻易地被局限于邻近该尖端特征区的顶端处。因此，该半导体装置的编程可靠性将得以提升。此外，该第一应力区域的存在将增加该半导体装置的载流子迁移率。因此，将可改善该半导体装置的效能表现。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为剖面图，例示本公开于一实施例中的半导体装置。

图2为剖面图，例示本公开于一实施例中编程过程的半导体装置。

图3至图6为剖面图，例示本公开于一些实施例中的半导体装置。

图7为剖面图，例示本公开于一实施例中编程过程的半导体装置。

图8为流程图，例示本公开于一实施例中的半导体装置的制造方法。

图9至图20为剖面图，例示本公开于一实施例中半导体装置的制造方法。

图21至图24为剖面图，例示本公开于一实施例中的半导体装置尖端特征区域的制造方法。

图25至图27为剖面图，例示本公开于一实施例中的半导体装置的制造方法。

附图标记说明：

10A：半导体装置

10B：半导体装置

10C：半导体装置

10D：半导体装置

10E：半导体装置

100：制造方法

101：基底

103：第一隔离结构

103-1：第一面

103-3：第二面

105：第一主动区域

107：尖端特征区域

107-1：第一刻面

107-3：第二刻面

109：第二隔离结构

111：第三隔离结构

113：第一井区域

115：第二主动区域

201：栅极绝缘层

201-1：覆盖区

201-3：平坦区

203：栅极底导电层

205：第一栅极间隙壁

207：第二栅极间隙壁

211：栅极顶导电层

213：第三栅极间隙壁

215：第四栅极间隙壁

301：第一微掺杂区域

303：第一掺杂区域

305：第一导电层

307：第一应力区域

309：第二掺杂区域

311：第二导电层

401：第一接触插塞

403：第二接触插塞

405：第一障壁层

407：第二障壁层

501：第一绝缘层

503：第二绝缘层

505：第一蚀刻阻挡层

601：第一遮罩层

603：第二遮罩层

605：第三遮罩层

607：第四遮罩层

609：第五遮罩层

611：第六遮罩层

613：第七遮罩层

701：第一绝缘材料

703：第一导电材料

705：间隙壁材料

707：第二导电材料

709：半导体材料

999：通道区域

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

于本公开中，用于修饰成分(ingredient)、部件(component)、反应物的量(quantity)的术语“约”或“约当”是指例如通过用于制备浓缩物或溶液的典型测量和液体处理程序可能发生的数值变化。此外，变化亦可能源自测量程序中的非故意失误、制造组合物或实施方法时等情况中所使用的成分的制造、来源或纯度上的差异。在一些方面，术语“约”或“约当”是指所示数值10％以内的变化.在另一些方面，术语“约”或“约当”是指所示数值5％以内的变化.在其他方面，术语“约”或“约当”是指所示数值10％、9％、8％、7％、6％、5％、4％、3％、2％或1％以内的变化。

需要注意的是，在本公开的描述中，上方(或上方)对应于方向Z的箭头方向，下方(或下方)对应于相反的方向。

于本公开中，一元件或特征的表面位于沿Z方向的垂直高度(vertical level)最高者为该元件或该特征的顶面。一元件或特征的表面位于沿Z方向的垂直高度最低者为该元件或该特征的底面。

在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。

图1为剖面图，例示本公开于一实施例中的半导体装置10A。图2为剖面图，例示本公开于一实施例于编程过程的半导体装置10A。

参照图1，在所示的实施例中，该半导体装置10A包含一基底101、多个第一隔离结构103、一尖端特征区域107、一栅极绝缘层201、一栅极底导电层203、多个栅极间隙壁、一栅极顶导电层211、一第一微掺杂区域301、一第一掺杂区域303、一第一导电层305、一第一接触插塞401、一第二接触插塞403、一第一绝缘层501与一第二绝缘层503。

参照图1，该基底101或由下列材料所形成：硅(silicon)、锗(germanium)、硅锗(silicon germanium)、硅碳(silicon carbon)、硅锗碳(silicon germanium carbon)、镓(gallium)、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indiumphosphorus)或是其他IV-IV族、III-V族、II-VI族半导体材料。该基底101具有第一晶格常数(lattice constant)与晶向(crystal orientation)<100>。在本公开的一些实施例中，该基底101包含一有机半导体或一层状堆叠半导体如硅/硅锗、绝缘层上覆硅(silicon-on-insulator)或绝缘层上覆硅锗(silicon germanium-on-insulator)。当该基底101由绝缘层上覆硅所形成时，该基底101包含由硅构成的一顶部半导体层与一底部半导体层以及一掩埋绝缘层，该掩埋绝缘层将分隔该顶部半导体层与该底部半导体层。该掩埋绝缘层是由结晶氧化物(crystalline oxide)、非晶氧化物(non-crystalline oxide)、氮化物(nitride)、或其组合所形成。

参照图1，该多个第一隔离结构103设置于该基底101内。该多个第一隔离结构103于该基底101内定义一第一主动区域105。该多个第一隔离结构103由一种绝缘材料所形成，如氧化硅(silicon oxide)、氮化硅氮(silicon nitride)、氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)或掺杂氟的硅酸盐(fluoride-doped silicate)。

该第一主动区域105包含该基底101的部分以及其上方的空间，当描述一元件于该第一主动区域105上意指该元件设置于该基底101的部分的顶面上；当描述一元件于该第一主动区域105内意指该元件设置于该基底101的部分内，然而，该元件顶面可能与该基底101的顶面等高；当描述一元件于该第一主动区域105上方意指该元件设置于该基底101的部分的顶面上方。

在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。

参照图1，该第一绝缘层501设置于该基底101上，该第二绝缘层503设置于第一绝缘层501上，该第一绝缘层501与该第二绝缘层503由下列材料所形成：氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowable oxide)、东燃硅氮烷(tonen silazen)、未掺杂硅酸盐(undoped silica glass)、玻璃硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)、等离子体修饰四乙氧基硅烷(plasma-enhanced tetra-ethyl orthosilicate)、氟硅酸盐玻璃(fluoridesilicate glass)、碳掺杂氧化硅(carbon-doped silicon oxide)、无定形氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organo silicate glass)、或其组合，但并不以此为限。该第一绝缘层501与该第二绝缘层503是由不同材料所形成，但并不以此为限。

在本公开的一些实施例中，该第一绝缘层501与该第二绝缘层503具有约10％至约50％的孔隙率(porosity)。该第一绝缘层501与该第二绝缘层503是由一可通过能量移除的材料(energy-removable material)所形成(将于后续说明)。该第一绝缘层501与该第二绝缘层503包含一骨架与散布于骨架中的多个空乏间隙(empty space)，该多个空乏间隙彼此相连并充满空气。该骨架包含氧化硅或甲基硅倍半氧烷(methylsilsesquioxane)，该第一绝缘层501与该第二绝缘层503的多个空乏间隙充满空气，因此，该第一绝缘层501与该第二绝缘层503的介电常数将显著低于单纯由氧化硅所形成的绝缘层，因此，该第一绝缘层501与该第二绝缘层503可显著降低设置于其中的相邻的导电特征部件的寄生电容(parasiticcapacitance)，意即，具有介于约10％至约50％孔隙率的该第一绝缘层501与该第二绝缘层503将显著减轻由应用于该半导体装置10A的电信号之间造成的干扰或由应用于该半导体装置10A的电信号之间所诱发的干扰。

该可通过能量移除的材料包括热分解材料、光分解材料、电子束分解材料、或其组合。举例来说，该可通过能量移除的材料包括基材(base material)与可分解的致孔剂(decomposable porogen)，该可分解的致孔剂可通过暴露于能量源下被移除，该能量源包含光、热、或其组合。该基材包括以甲基倍半硅氧烷基为底的材料或氧化硅。该可分解的致孔剂包括一有机致孔化合物(porogen organic compound)，该有机致孔化合物将赋予孔隙率于该可通过能量移除的材料的基材。在本公开的一些实施例中，可通过能量移除的材料包括约50％或以上的基材与约50％或以下的可分解的致孔剂；在本公开的一些实施例中，可通过能量移除的材料包含约90％或以上的基材与约10％或以下的可分解的致孔剂。

参照图1，该尖端特征区域107构成于该第一主动区105上并位于该第一绝缘层501中，该尖端特征区域107的剖面呈现三角形，并包括一第一刻面(first faceted plane)107-1与一第二刻面(second faceted plane)107-3，该第一刻面107-1与第二刻面107-3彼此交错，该基底101的顶面与该第一刻面107-1间的夹角约50度至约60度。该第一刻面107-1与该第二刻面107-3具有晶向<111>。在本公开的一些实施例中，该尖端特征区域107的剖面呈钻石形、五边形或多于五边的多边形，该尖端特征区域107是由例如硅、锗、硅锗、硅碳、硅锗碳、镓、砷化镓、砷化铟、磷化铟和其他IV-IV族、III-V族或II-VI族半导体材料等所形成。

参照图1，该栅极绝缘层201设置于该尖端特征区域107与该基底101上，该栅极绝缘层201设置于该第一绝缘层501内，该栅极绝缘层201包括一覆盖区201-1与两个平坦区201-3，该覆盖区201-1设置于该第一刻面107-1与该第二刻面107-3上，该两个平坦区201-3分别与该覆盖区201-1的两端相连接，该两个平坦区201-3设置于该基底101上，该两个平坦区201-3中的一者的部分设置于该多个第一隔离结构103中的一者上，该两个平坦区201-3的厚度大于或等于该覆盖区201-1的厚度。在本公开的一些实施例中，两个平坦区201-3的厚度大于该覆盖区201-1的厚度。

在本公开的一些实施例中，该栅极绝缘层201由氧化硅所形成。在本公开的一些实施例中，该栅极绝缘层201是由一高介电材料如金属氧化物(metal oxide)、金属氮化物(metal nitride)、金属硅酸盐(metal silicate)、过渡金属氧化物(transition metal-oxide)、过渡金属氮化物(transition metal-nitride)、过渡金属硅酸盐(transitionmetal-silicate)、金属氮氧化物(oxynitride of metal)、金属铝酸盐(metalaluminate)、硅酸锆(zirconium silicate)、铝酸锆(zirconium aluminate)、或其组合所形成；更具体地，该栅极绝缘层201是由氧化铪(hafnium oxide)、硅酸铪(hafnium siliconoxide)、氮氧化硅铪(hafnium silicon oxynitride)、氧化铪钽(hafnium tantalumoxide)、氧化铪钛(hafnium titanium oxide)、锆酸铪(hafnium zirconium oxide)、氧化镧铪(hafnium lanthanum oxide)、氧化镧(lanthanum oxide)、氧化锆(zirconiumoxide)、氧化钛(titanium oxide)、氧化钽(tantalum oxide)、氧化钇(yttrium oxide)、氧化钛锶(strontium titanium oxide)、氧化钛钡(barium titanium oxide)、氧化锆钡(barium zirconium oxide)、硅酸镧(aluminum silicon oxide)、硅酸铝(aluminumsilicon oxide)、氧化铝(aluminum oxide)、氮化硅、氮氧化硅、氧化氮化硅、或其组合所形成。在本公开的一些实施例中，该栅极绝缘层201是由多层结构组成，如一氧化硅层与一高介电层的多层结构。

参照图1，该栅极底导电层203设置于该栅极绝缘层201上并位于该第一绝缘层501内，该栅极底导电层203是由一导电材料所形成，该导电材料为多晶硅(polycrystallinesilicon)、多晶硅锗(polycrystalline silicon germanium)、或其组合。在本公开的一些实施例中，该栅极底导电层203以一掺质(dopant)掺杂，该掺质为磷(phosphorus)、砷(arsenic)、锑(antimony)或硼(boron)。

参照图1，该多个栅极间隙壁设置于该栅极底导电层203与该栅极绝缘层201的侧壁上，该多个栅极间隙壁设置于该第一绝缘层501内，该多个栅极间隙壁包括一第一栅极间隙壁205与一第二栅极间隙壁207，该第一栅极间隙壁205设置于该第一主动区105上，且该第一栅极间隙壁205贴设于该栅极底导电层203的一侧壁与该两个平坦区201-3中的另一者的侧壁上，该第二栅极间隙壁207设置于该多个第一隔离结构103中的一者上，且该第二栅极间隙壁207贴设于该栅极底导电层203的另一侧壁与该两个平坦区201-3中的一者的侧壁上，该多个栅极间隙壁是由氮化硅、氧化硅、或其类似物所形成。

参照图1，该栅极顶导电层211设置于该栅极底导电层203上，并位于该第一绝缘层501内，该栅极顶导电层211的厚度约2纳米至约20纳米，该栅极顶导电层211是由钛硅化物(titanium silicide)、镍硅化物(nickel silicide)、镍铂硅化物(nickel platinumsilicide)、钽硅化物(tantalum silicide)、或钴硅化物(cobalt silicide)所形成。

参照图1，该第一微掺杂区域301设置于该第一栅极间隙壁205下并位于该第一主动区域105内，该第一微掺杂区域301与该多个第一隔离结构103中的一者相对。在本公开的一些实施例中，该第一微掺杂区域301以一掺质掺杂，该掺质为磷、砷或锑，该第一微掺杂区域301具有第一种电特性。在本公开的一些实施例中，第一微掺杂区域301以一掺质掺杂，该掺质为硼，该第一微掺杂区域301具有具有第二种电特性。

参照图1，该第一掺杂区域303设置于该第一主动区105内，并相邻于该第一微掺杂区域301，该第一掺杂区域303设置于该第一微掺杂区域301与该多个第一隔离结构103中的另一者之间，换言之，该第一掺杂区域303与该多个第一隔离结构103中的一者相对。该第一掺杂区域303与该第一微掺杂区域301具有相同种的电特性，且该第一掺杂区域303以一掺质掺杂，该掺质为磷、砷、锑或硼。该第一掺杂区域303相较于该第一微掺杂区域301具有较高掺质浓度。

参照图1，该第一导电层305设置于该第一掺杂区域303上，并位于该第一绝缘层501内，该第一导电层305与该栅极顶导电层211具有相同的厚度，但并不以此为限。该第一导电层305与该栅极顶导电层211是由相同材料所形成，但并不以此为限。

参照图1，该第一接触插塞401设置于该栅极顶导电层211上，并位于该第二绝缘层503内；该第二接触插塞403设置于该第一导电层305上，并穿设该第二绝缘层503与该第一绝缘层501。在本公开的一些实施例中，该第一接触插塞401与该第二接触插塞403的侧壁呈现斜向剖面轮廓(slanted cross-sectional profile)。在本公开的一些实施例中，该第一接触插塞401的宽度或该第二接触插塞403的宽度沿方向Z由底端至顶端逐渐递增。在本公开的一些实施例中，该第一接触插塞401的侧壁或该第二接触插塞403的侧壁具有均匀的斜率。该第一接触插塞401与该第二接触插塞403可用于施加一编程电压或编程电流于该半导体装置10A。

于该半导体装置10A的编程过程中，一编程电压将施加于该半导体装置10A，一通道区域999将对应形成(如图2所示)，而一编程电流将流经该通道区域999并加热邻近该通道区域999的区域。于该半导体装置10A的编程过程中，由于电场容易集中于尖锐区域，因此该尖端特征区域107的顶点为该尖端特征区域107最脆弱的部分，也因该尖端特征区域107的顶点能获得最大电场，该栅极绝缘层201邻近于该尖端特征区域107的顶点处将破裂并形成一破损点(rupture point)，而该栅极绝缘层201的破损点将诱发阻值(resistance)的下降；因此，该半导体装置10将被熔断而完成编程。该栅极绝缘层201的破损点的位置可轻易被限制于在编程过程具有最大电场的该尖端特征区域107的顶点的邻近区域；因此，该半导体装置10A的编程过程的可靠性将得以提升。

图3至图6为剖面图，例示本公开于部分实施例中的半导体装置10B、10C、10D、10E。图7为剖面图，例示本公开于一实施例中编程过程的半导体装置10E。

参照图3，该半导体装置10B包括一第一障壁层405、一第二障壁层407与一第一蚀刻阻挡层505。该第一障壁层405设置于该第一接触插塞401与第二绝缘层503之间，以及设置于该第一接触插塞401与该栅极顶端导电层211之间，于该第一接触插塞401形成过程中，该第一障壁层405可作为一保护层用以保护其下方的结构(例如该栅极顶导电层211)，该第一障壁层405亦可作为该第一接触插塞401与该栅极顶导电层211的贴合层(adhesivelayer)。

参照图3，该第二障壁层407设置于该第二接触插塞403与该第二绝缘层503之间，以及设置于该第二接触插塞403与第一导电层305之间，于该第二接触插塞403形成过程中，第二障壁层407可作为一保护层用以保护其下方的结构(例如该第一导电层305)，该第第二障壁层407亦可作为该第二接触插塞403与该第一导电层305的贴合层，该第一障壁层405与该第二障壁层407由钛、氮化钛、钛硅氮化物、钽、氮化钽、氮化钽硅、或其组合所形成，该第一障壁层405与该第二障壁层407是由同一材料所形成，但并不以此为限。

参照图3，该第一蚀刻阻挡层505设置于该第一绝缘层501与该第二绝缘层503之间，该第一蚀刻阻挡层505是由碳掺杂氧化物(carbon-doped oxide)、碳复合氧化硅(carbon incorporated silicon oxide)、或氮掺杂碳化硅(nitrogen-doped siliconcarbide)所形成。

参照图4，该半导体装置10C包括一第一应力区域307，该第一应力区域307设置于该第二接触插塞403与该第一掺杂区域303之间，该第一应力区域307的下部部分设置于第一掺杂区域303内，该第一应力区域307的上部部分自该基底101顶面突出且设置于该第一绝缘层501内。该第一应力区域307是由硅锗或碳化硅所形成，该第一应力区域307具有一第二晶格常数，该第二晶格常数与该基底101的第一晶格常数不同。由于该第一应力区域307的第二晶格常数与该基底101的第一晶格常数不同，因此该半导体装置10C的载流子迁移率将得以增加，而该半导体装置10C的效能将相应提升。

参照图5，该半导体装置10D包括一第三栅极间隙壁213与一第四栅极间隙壁215。该第一栅极间隙壁205与该第二栅极间隙壁207是由氧化硅、氮化硅或多晶硅所形成。该第三栅极间隙壁213设置于该第一栅极间隙壁205的侧壁上并设置于该第一绝缘层501内。该第四栅极间隙壁215设置于该第二栅极间隙壁207的侧壁上并设置于该第一绝缘层501内。该第三栅极间隙壁213与该第四栅极间隙壁215是由氧化硅所形成。通过该第三栅极间隙壁213与该第四栅极间隙壁215，该第一栅极间隙壁205的厚度或该第二栅极间隙壁207的厚度将得以最小化，因而该第一掺杂区域303与该栅极底导电层203间的重叠处的电容将得以降低。

参照图6，于该半导体装置10E，该第二隔离结构109与该第三隔离结构111设置于该基底101内，该第一井区域113设置于该第二隔离结构109与该第一井区域113之间，该第一井区域113以一掺质掺杂，该掺质为磷、砷或锑，且该第一井区域113具有第一种电特性。本公开的一些实施例中，该第一井区域113以一掺质掺杂，该掺质为硼，且该第一井区域113具有第二种电特性。

参照图6，该第一隔离结构103设置于该第一井区域113内，该第一隔离结构103的深度小于该第二隔离结构109的深度或该第三隔离结构111的深度。该第一隔离结构103与该第二隔离结构109定义该第一主动区域105；该第一隔离结构103与该第三隔离结构111定义该第二主动区域115。该第二主动区域115相对于该第一主动区域105，该第一隔离结构103介于该第二主动区域115与该第一主动区域105之间。该第二隔离结构109与该第三隔离结构111的是与该第一隔离结构103由相同的材料所形成，但并不以此为限。

参照图6，该第一绝缘层501设置于该基底101上，该第二绝缘层503设置于该第一绝缘层501上。该尖端特征区域107设置于该第一主动区域105上。该栅极绝缘层201设置于该尖端特征区域107与该基底101上。该栅极底导电层203设置于该栅极绝缘层201上。该第一栅极间隙壁205与该第二栅极间隙壁207分别相应设置于该栅极底导电层203的侧壁与该栅极绝缘层201的侧壁上。该栅极顶导电层211设置于该栅极底导电层203上。

参照图6，该第一微掺杂区域301设置于该第一栅极间隙壁205下且设置于该第一主动区域105内，该第一微掺杂区域301与该第一隔离区域103相对。该第一掺杂区域303设置于该第一主动区域105内并相邻于该第一微掺杂区域301，该第一掺杂区域303设置于该第一微掺杂区域301与该第二隔离结构109之间，该第一掺杂区域303与该第一隔离结构103相对。该第一微掺杂区域301、该第一掺杂区域303以及该第一井区域113或具有相同种的电特性。

参照图6，该第一导电层305设置于该第一掺杂区域303上，该第二掺杂区域309设置于该第二主动区域115内，该第二掺杂区域309相对于该第一主动区域105，且该第一隔离结构103介于该第二掺杂区域309与该第一主动区域105之间，该第二掺杂区域309以一掺质掺杂，该掺质为磷、砷或锑，且该第二掺杂区域309具有第一种电特性。在本公开的一些实施例中，该第二掺杂区域309以一掺质掺杂，该掺质为硼，且该第二掺杂区域309具有第一种电特性。该第二掺杂区域309与该第一掺杂区域303或该第一井区域113具有相同种电特性。该第二导电层311设置于该第二掺杂区域309上并设置于该第一绝缘层501内，该第二导电层311与该栅极顶导电层211具有相同的厚度。该第二导电层311与该栅极顶导电层211是由相同材料所形成。

参照图6，该第一接触插塞401设置于该栅极顶导电层211上且相邻于该第一栅极间隙壁205。该第二接触插塞403设置于该第二导电层311上。换言之，该第一接触插塞401与该第二接触插塞403分别设置于该第一隔离结构103的两侧。

参照图7，于该半导体装置10E编程过程中，该编程电流将流经该第一接触插塞401与第二接触插塞403之间，然而，该第一接触插塞401与该第二接触插塞403设置于该第一隔离结构103的两侧(例如该第一面103-1与该第二面103-3)，因此，该通道区域999的编程电流将自邻近于该第一隔离结构103的第一面103-1的第一主动区域105沿着该第一隔离结构103的底面延伸至邻近于该第一隔离结构103的第二面103-3的该第二主动区域115。其结果是，该通道区域999由编程电流所产生的热将增加，并借此能减少对该半导体装置10E准确地编程所需的时间。另外，由于该第一井区域113的掺杂纵深可被良好的定义且控制，使该第一井区域113的阻值呈现一致；故，该半导体装置10E于编程过程中可更稳定产热，因此该半导体装置10E于编程过程后阻值的变异(variation)将得以减小。

需要注意的是，在该半导体装置10E编程过程中，由于该第一微掺杂区域301与该第一掺杂区域303的存在，该通道区域999可能延伸至该第一微掺杂区域301。

需要注意的是，“形成”一词表示任何创造、建立、图案化、植入或沉积一元素、一掺质或一材料的方法。举例来说包括原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋转涂布、扩散、沉积、长晶、植入、光刻、干式蚀刻与湿式蚀刻等方法，但不以此为限。

图8为流程图，例示本公开于一实施例中的半导体装置10A的制造方法100。图9至图20为剖面图，例示本公开于一实施例中半导体装置10A的制造方法。

参照图8与图9，于步骤S11，在所示的实施例中，提供一基底101并形成多个第一隔离结构103于该基底101内。执行一系列沉积工艺，以形成一氧化连接垫层(未公开于图9)与一氮化连接垫层(未公开于图9)于该基板101上。执行一光刻工艺以定义该多个第一隔离结构103的位置，于该光刻工艺后，执行一蚀刻工艺以形成多个沟渠，该多个沟渠穿透该氧化连接垫层、该氮化连接垫层和该基底101，该蚀刻工艺为非等向性干式蚀刻。沉积一绝缘材料于该多个沟渠内，且接着执行一平坦化工艺直至该基底101暴露以将多余填料移除，该平坦化工艺例如化学机械研磨。该绝缘材料为氧化硅、氮化硅、氧化氮化硅、氮氧化硅或掺杂氟的硅酸盐。

参照图8、图9和图10，于步骤S13，在所示的实施例中，形成一尖端特征区域107于该基底101上。参照图9，执行一光刻工艺以定义该尖端特征区域107的位置，该光刻工艺以一第一遮罩层601作为遮罩；于图案化该第一遮罩层601后，该基底101的部分顶面将被暴露。参照图10，该尖端特征区域107为外延硅，其是通过一外延工艺形成于该基底101顶面暴露的部分。于该外延工艺后，该第一遮罩层601将被移除。

参照图8、图11和图12，于步骤S15，在所示的实施例中，形成一栅极绝缘层201与一栅极底导电层203于该基底101的上方。参照图11，形成一第一绝缘材料701的一层以覆盖该尖端特征区域107与该基底101的顶面。形成一第一导电材料703的一层于该第一绝缘材料701的该层上。执行一光刻工艺以定义该栅极绝缘层201与该栅极底导电层203的位置，该光刻工艺以一第二遮罩层603作为遮罩。该第一绝缘材料701为氧化硅。该第一导电材料703为一种如多晶硅、多晶硅锗、或其组合的导电材料。于该光刻工艺后，执行一蚀刻工艺以移除部分的第一绝缘材料701与部分的第一导电材料703，并同时形成该栅极绝缘层201与该栅极底导电层203，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，该第二遮罩层603将被移除。

参照图8与图13至图16，于步骤S17，在所示的实施例中，形成一第一微掺杂区域301与一第一掺杂区域303于该基底101内，并形成多个栅极间隙壁于该栅极绝缘层201的侧壁与该栅极底导电层203的侧壁。参照图13，执行一使用一第三遮罩层605的光刻工艺以遮罩该基底101顶面的部分区域，仅有该第一主动区105的部分与该栅极底导电层203的顶面被暴露。于光刻工艺后，执行一植入工艺以在该第一主动区105内形成该第一微掺杂区域301。于该植入工艺后，该第三遮罩层605将被移除。

参照图14，形成一间隙壁材料705的一层以覆盖于该基底101的顶面、该栅极绝缘层201的侧壁、该栅极底导电层203的侧壁与该栅极底导电层203的顶面。参照图15，执行一蚀刻工艺以移除部分间隙壁材料705，并同时地形成多个栅极间隙壁，该蚀刻工艺为非等向性干式蚀刻。该多个栅极间隙壁包括一第一栅极间隙壁205与一第二栅极间隙壁207，该第一栅极间隙壁205与该第二栅极间隙壁207分别形成于该栅极绝缘层201的侧壁与该栅极底导电层203的侧壁。该间隙壁材料705为氧化硅、氮化硅、或其类似物。

参照图16，执行一使用一第四遮罩层607的光刻工艺以遮罩该多个间隙壁、该栅极底导电层203的顶面与该基底101的顶面的部分，仅有该第一主动区105的部分被暴露。于光刻工艺后，执行一植入工艺以在该第一主动区105内形成该第一掺杂区域303。该植入工艺后，该第四遮罩层607将被移除。执行一退火工艺以激活该第一微掺杂区域301与该第一掺杂区域303，该退火工艺的温度介于约摄氏800度至约摄氏1250度，该退火工艺的时间介于约1毫米至约500毫秒，该退火工艺包括高速热退火(rapid thermal anneal)、激光尖峰退火(laser spike anneal)或闪灯热退火(flash lamp anneal)。

参照图8、图17与图18，于步骤S19，在所示的实施例中，形成一栅极顶导电层211于该栅极底导电层203上，以及形成一第一导电层305于该第一掺杂区域303上。参照图17，形成一第二导电材料707的一层于该基底101、该多个栅极间隙壁与该栅极底导电层203上，该第二导电材料707为钛、镍、钽或钴。参照图18，执行一热处理工艺，于该热处理工艺中，金属层中的金属原子将分别与该栅极底导电层203与该第一掺杂区域303中的硅原子发生化学反应，以分别形成该栅极顶导电层211与该第一导电层305。该栅极顶导电层211与该第一导电层305包括钛硅化物、镍硅化物、镍铂硅化物、钽硅化物、或钴硅化物。该热处理工艺为一动态表面退火工艺(dynamic surface annealing process)。于该热处理工艺后，执行一清洗工艺以移除未反应的第二导电材料707，该清洗工艺是采用如过氧化氢或SC-1溶液等蚀刻剂。

参照图8、图19与图20，于步骤S21，在所示的实施例中，形成一第一绝缘层501、一第二绝缘层503、一第一接触插塞401与一第二接触插塞403于该基底101上方。参照图19，沉积一绝缘材料的一层于该基底101、该第一导电层305、该多个栅极间隙壁以及该栅极顶导电层211上方。执行一平坦化工艺直至该栅极顶导电层211的顶面被暴露以形成该第一绝缘层501，该平坦化工艺为化学机械研磨。随后，通过化学气相沉积于该第一绝缘层501上方沉积该第二绝缘层503。

参照图20，执行一第一光刻工艺以定义该第一接触插塞401的位置。于该第一光刻工艺后，执行一第一蚀刻工艺以形成一第一接触插塞开口于该第二绝缘层503内，该第一蚀刻工艺为非等向性干式蚀刻。通过一金属化工艺以沉积一导电材料于该第一接触插塞开口。于该金属化工艺后，执行一平坦化工艺以移除多余填料并为后续工艺提供平坦表面，且同时形成该第一接触插塞401，该平坦化工艺为化学机械研磨。

参照图20，执行一第二光刻工艺以定义该第二接触插塞403的位置。于该第二光刻工艺后，执行一第二蚀刻工艺以形成一第二接触插塞开口，该第二接触插塞开口穿过该第二绝缘层503与第一绝缘层501，该第二蚀刻工艺为非等向性干式蚀刻。通过一金属化工艺以沉积一导电材料于该第二接触插塞开口。于该金属化工艺后，执行一平坦化工艺以移除多余填料并为后续工艺提供平坦表面，且同时形成该第二接触插塞403，该平坦化工艺为化学机械研磨。

图21至图24为剖面图，例示本公开于另一实施例中半导体装置的尖端特征区域107的制造方法。

参照图21，以类似于图9的程序制作一半导体装置的半成品。以化学气相沉积、原子层沉积或外延工艺沉积一半导体材料709的一层于该基底101顶面，该半导体材料709为硅、硅碳、硅锗、硅锗碳、锗、镓、砷化镓、砷化铟、磷化铟、或其类似物。形成一第五遮罩层609于该半导体材料709的该层上方，并遮罩该半导体材料709的该层的顶面的右半部，该半导体材料709的该层的顶面的左半部将被暴露。

参照图22，执行一第一湿蚀刻工艺以移除部分的半导体材料709，并形成具有晶向<111>的第一刻面107-1。于第一湿蚀刻工艺后，该第五遮罩层609将被移除。参照图23，形成一第六遮罩层611于该基底101与该第一刻面107-1上方。该半导体材料709的该层的顶面的右半部将被暴露。

参照图24，执行一第二湿蚀刻工艺以移除部分的半导体材料709并形成具有晶向<111>的第二刻面107-3，其后并同时生成该尖端特征区域107。该第一湿蚀刻工艺与该第二湿蚀刻工艺是于约摄氏80度至约摄氏82度下施以一包括氢氧化钾、异丙醇与水的混合溶液。于第二湿蚀刻工艺后，该第六遮罩层611将被移除。

图25至图27为剖面图，例示本公开于另一实施例中的半导体装置10E的制造方法。

参照图25，该第二隔离结构109与该第三隔离结构111是由与图9所示的类似程序所制作。执行一植入工艺以形成该第一井区113于该基底101内，且该第一井区113介于该第二隔离结构109与该第三隔离结构111之间。随后，该第一隔离结构103是由图9所示的类似程序制作于该第一井区113内。

参照图26，该尖端特征区域107、该栅极绝缘层201、该栅极底导电层203、该第一栅极间隙壁205、该第二栅极间隙壁207与该第一微掺杂区域301是由如图10至图15所示的类似程序所制作。形成一第七遮罩层613于该栅极底导电层203、该第一栅极间隙壁205与该第二栅极间隙壁207上方。执行一植入工艺以同时形成该第一掺杂区域303与该第二掺杂区域309于该第一井区113内。于该植入工艺后，该第七遮罩层613将被移除。

参照图27，该栅极顶导电层211、该第一导电层305、该第二导电层311、该第一接触插塞401、该第二接触插塞403、该第一绝缘层501与该第二绝缘层503是由与图17至图20所示的类似程序所制作。

由于本公开的半导体装置的设计，位于该栅极绝缘层201的破损点可轻易地被局限于邻近该尖端特征区107的顶端处。因此，该半导体装置10A的编程可靠性将得以提升。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。