一种DSP与ZYNQ架构的控制器及数据传输设计方法

摘要

本发明公开了一种DSP与ZYNQ架构的控制器，包括DSP控制板和ZYNQ控制板，ZYNQ控制板包含处理器系统PS和可编程逻辑阵列PL，PS和PL通过AXI总线内部互联；DSP控制器的外部接口XINTF模块与PL内部的FIFO单元相连，XINTF模块用于与ZYNQ控制板进行数据或指令交互；DSP控制板设有一路片选信号用于选择存储区，一路中断信号用于启动数据交互，一路读写选择信号用于向ZYNQ控制板读取或写入数据或指令。本发明提供的ZYNQ控制板和DSP控制板之间的数据传输方法，通过配置数据传输线与地址传输线，实现DSP与ZYNQ之间的数据实时、有效的传输，便于根据实际控制需要进行配置和扩展。

说明书

技术领域

本发明属于电力电子系统控制，尤其涉及一种DSP与ZYNQ架构的控制器及数据传输设计方法。

背景技术

当前在工业控制领域广泛采用Xilinx公司推出的ZYNQ-7000系列芯片，其采用ARM+FPGA SOC技术将双核ARM Cortex-A9和FPGA可编程逻辑集成在一颗芯片上，不仅可实现重要分析与硬件加速，同时还在单个器件上高度集成CPU、ASSP以及混合信号功能。DSP芯片是电力电子控制领域常用的控制芯片，可以快速的实现各种数字信号处理算法。

随着碳化硅、氮化镓等第三代半导体功率器件的成熟和发展，利用电力电子相关的开关电源技术代替线性电源可有效降低工控产品的体积和重量，提升工控产品的效率。然而，针对开关电源的控制算法的实现一般多采用DSP控制芯片来实现，DSP能够实时快速地实现各种数字信号处理算法。在ZYNQ芯片中虽自带DSP运算单元，但其性能无法满足电力电子实时控制的要求。

发明内容

发明目的：本发明的目的是提供一种DSP与ZYNQ架构的控制器，充分结合DSP和ZYNQ两者的优势，提高整个控制系统的工作性能；本发明的另外一个目的是提供一种DSP与ZYNQ架构的数据传输设计方法，实现DSP与ZYNQ之间的数据实时、有效的传输，便于根据实际控制需要进行配置和扩展。

技术方案：本发明提供了一种DSP与ZYNQ架构的控制器，包括DSP控制板和ZYNQ控制板，ZYNQ控制板包含处理器系统PS和可编程逻辑阵列PL，PS和PL通过AXI总线内部互联；DSP控制器的外部接口XINTF模块与PL内部的FIFO单元相连，XINTF模块用于与ZYNQ控制板进行数据或指令交互；DSP控制板设有一路片选信号用于选择存储区，一路中断信号用于启动数据交互，一路读写选择信号用于向ZYNQ控制板读取或写入数据或指令。

进一步地，XINTF模块配置为16位数据模式或32位数据模式；XINTF模块提供20位地址线，当数据配置为16位数据模式时，XA0作为地址位的最低位，当数据配置为32位数据模式时，XA0被设置为写使能信号。

一种用于上述的DSP与ZYNQ架构的数据传输设计方法，步骤包括：设定数据交互周期，在一个交互周期内完成所有数据的传输，第n+1次数据交互周期开始后：

步骤1：DSP控制板输出第n+1次同步中断；

步骤2：ZYNQ控制板更新内部RAM存储的第n次AD转换的采样数据；

步骤3：DSP控制板通过XINTF模块访问ZYNQ的内部RAM，获取第n次AD芯片采样的数据，XINTF的数据模式可根据AD芯片采样位数确定，然后根据闭环控制策略在DSP内计算第n次PWM调制值，并通过XINTF接口将PWM调制值写入ZYNQ控制板的内部RAM；

步骤4：经固定延迟后，ZYNQ控制板对所有AD芯片启动第n+1次AD转换；

步骤5：当DSP控制板输出第n+2次同步中断时，ZYNQ控制板读取DSP更新的第n次PWM调制值，Zynq控制器可根据设定产生不同频率的三角载波，在与自产三角载波比较后，更新PWM信号输出，用于驱动电力电子功率器件。

进一步地，在DSP控制板读取数据的过程中，片选信号一直置位；每次读取数据，在读选通信号上升沿，同步更新地址信号；经固定延迟后，ZYNQ控制板将数据输出至数据口线，等待DSP控制访问。

进一步地，在DSP控制板写入数据的过程中，片选信号一直置位；每次写入数据，在写选通信号上升沿，同步更新地址信号；在写选通信号下降沿，同步更新数据口线；经固定延迟后，ZYNQ控制板将数据保存至内部RAM中。

有益效果：与现有技术相比，本发明具有如下显著的优点：本发明中的DSP+ZYNQ架构的硬件电路，为工业控制领域电力电子系统的应用提供了一个通用的控制器；该系统具有较高的可扩展性，DSP与ZYNQ的交互机制涵盖了电力电子控制的全过程，包括AD采样、数字运算、PWM比较值生产、PWM波形输出等方面，在内部数据交互方式固化后，开发人员可分别进行ZYNQ芯片的程序开发和DSP芯片的程序开发，针对不同的应用领域进行独立开发工作，仅需通过对控制算法进行调整即可适用于基于电力电子控制的多类工业控制产品研发领域；DSP与ZYNQ架构的数据传输设计方法，实现DSP与ZYNQ之间的数据实时、有效的传输，具有广泛的实用价值。

附图说明

图1是本发明的DSP与ZYNQ架构硬件电路连接图；

图2是本发明的DSP与ZYNQ数据交互流程图；

图3是本发明的DSP读取ZYNQ内部RAM时序；

图4是本发明的DSP写入ZYNQ内部RAM时序。

具体实施方式

如图1所示，一种基于DSP与ZYNQ架构的电力电子系统的通用控制器，包括一块DSP控制板，一块ZYNQ控制板，ZYNQ包含两大部分PS和PL，PS为处理器系统，PL为可编程逻辑阵列，两部分通过AXI总线内部互联；DSP作为主控制器，通过外部接口(XINTF)模块和ZYNQ的PL内部FIFO单元相连，用于读取ZYNQ中的数据或指令、向ZYNQ写入数据或指令。XINTF可以根据数据传输的复杂程度配置为16位数据模式(XD15:0)或32位数据模式(XD31:0)。DSP的XINTF模块提供20位地址线(XA19:0)，当数据配置为16位数据模式时，XA0为地址线的最低位，当数据配置为32位数据模式时，XA0被设置为写使能信号。DSP还应提供一路片选信号用于选择存储区，一路中断信号用于启动数据交互，一路读写选择信号用于选择读取ZYNQ数据或将数据写入ZYNQ芯片，上述所有信号均连接到ZYNQ的PL内部FIFO单元上，在ZYNQ里完成对应的IO配置。

通讯采用XINTF的16位数据总线，或将2个16位数据字扩展为32位数据，用以与更复杂的外设进行数据交换；采用10位地址总线，可控制1024个16位数据，同时将片选信号连接到ZYNQ。此外，DSP还向ZYNQ发送读写控制信号XR/W，用于向ZYNQ指示读写状态。上述所有信号均连接到ZYNQ的PL内部FIFO单元上，在ZYNQ里完成对应的IO配置。

其中，DSP采用TI公司的TMS320F28335，ZYNQ采用Xilinx公司的ZYNQ7020。高速通讯的实现依靠DSP的外部接口XINTF模块。DSP作为主控制器，通过XINTF读取ZYNQ中的数据或指令、向FPGA写入数据或指令，图1中采用XINTF的16位数据总线进行通讯，分别连接至TMS320F28335的XD0—XD15接口；采用10位地址总线，可控制1024个16位数据，分别连接至XA0—XA9。TMS320F28335的外部接口分为0、6和7三个存储区且分别具有片选信号，这三个存储区的性能相当，根据设计的控制电路选择存储区60作为与ZYNQ之间的通讯接口，即将片选信号XZCS6XZCS0连接到ZYNQ中。此外，DSP还向ZYNQ发送读写控制信号，用于向ZYNQ指示读写状态，发送中断信号用于启动数据传输。上述所有信号都连接到ZYNQ中的通用IO口上，在ZYNQ里完成对应的IO配置。

DSP和ZYNQ数据交互流程包括：首先由DSP输出同步中断，通知ZYNQ开始AD转换采样，随后ZYNQ对AD芯片启动开始AD转换并将采样数据存储在ZYNQ的内部RAM中；DSP通过XINTF接口访问ZYNQ的内部RAM，获取AD采样的数据，然后根据具体的闭环控制算法计算PWM比较值，并通过XINTF接口将该值写入ZYNQ的内部RAM；经固定延迟后，ZYNQ对所有AD启动下一次AD转换，当DSP输出下一次同步中断时，ZYNQ读取DSP更新的前一次PWM比较值，与自产三角载波比较后，更新PWM驱动信号输出。

通过上述架构设计和数据交互流程，ZYNQ芯片用于进行嵌入式系统开发、AD数据转换以及PWM波形输出，DSP芯片用于进行实时控制运算和PWM比较值产生。

DSP和ZYNQ之间的数据交互时序如图2所示，假定设定数据交互周期为20us，在一个交互周期内需完成所有数据的传输，周期时间可根据数据量大小进行调整，避免了由于数据交互时长带来的系统缺陷。第n+1次数据交互开始后：

(1)DSP输出第n+1次同步中断(高电平有效)；

(2)ZYNQ更新内部RAM存储的第n次AD转换的采样数据；

(3)DSP通过XINTF接口访问ZYNQ的内部RAM，获取第n次AD采样的数据，然后计算第n次PWM比较值，并通过XINTF接口将该值写入ZYNQ的内部RAM(所有操作必须在一个交互周期内完成)；

(4)经固定延迟后(约9us，交互周期-AD采样耗时-AD数据存储耗时)，ZYNQ对所有AD启动第n+1次AD转换；

(5)当DSP输出第n+2次同步中断时，ZYNQ读取DSP更新的第n次PWM比较值，与自产三角载波比较后，更新PWM信号输出。

DSP读取数据时序如图3所示，在DSP读取数据的过程中，片选信号(XZCS6，低有效)需要一直置位。每次读取数据，在读选通信号(XRD，低有效)上升沿，同步更新地址信号(XA)；经固定延迟后，ZYNQ将16bit的数据输出至数据口线(XD)，等待DSP访问。

DSP写入数据时序如图4所示，在DSP写入数据的过程中，片选信号(XZCS6，低有效)需要一直置位。每次写入数据，在写选通信号(XWE，低有效)上升沿，同步更新地址信号(XA)；在写选通信号下降沿，同步更新16bit数据口线(XD)；经固定延迟后，ZYNQ将16bit的数据保存至内部RAM中。

图2～图4为基于本设计架构的数据传输流程时序图，通过此流程可实现不同形式的数据传输。