原位观察集成电路结构及其演变的透射电镜样品制备方法

摘要

本发明涉及集成电路的电子显微学表征技术领域，且公开了原位观察集成电路结构及其演变的透射电镜样品制备方法，包括以下步骤：1)将带有至少3个电极的原位通电芯片与待检测集成电路样品同时放入双束设备，所述原位通电芯片包含至少一个镂空通孔区域。本发明通过将三极结构分别与原位通电芯片电极相连，再与外部控制电源连接的方式，可以真实模拟器件在运行过程中的变化，同时样品表面绝缘层可以防止样品基体对于加载信号的干扰，而原位通电芯片载样区的镂空设计，便于电子束穿透，因而不必花高额的设计成本和精力用于改造透射电镜本身的功能，使得透射电镜能够实时的表征集成电路样品正常工作状态下的结构及其演变。

说明书

技术领域

本发明属于集成电路的电子显微学表征技术领域，具体为原位观察集成电路结构及其演变的透射电镜样品制备方法。

背景技术

集成电路技术已经进入5nm时代，随着细微化难度的加剧，电路结构也变得越来越复杂，各公司及研发机构都在开发相应的新结构。预计到3nm时代，GAA(Gate-All-Around)结构将替代目前主流的FinFET技术进入量产，其结构图如图1所示(source:IMEC)。新技术及新结构的引入带来新的技术问题。如互连技术中，集成电路中多层排线的材料多采用Cu，由于Cu会扩散到绝缘膜中，因此需要采用Ta、TaN等位障金属(Barrier Metal)，含有位障金属的Cu排线的阻值随着细微化的发展也迅速扩大，排线断面面积越小，电阻值越大。此外，对于DRAM(Dynamic Random Access Memory，即动态随机存取存储器)，电容中存储的电荷量需要保持在一定的值。因此，需要在提高电容绝缘膜的介电率和确保电容面积上同时下功夫。而上述特性都是在集成电路工作时体现出来，常规的电镜表征技术只能观察到样品在非工作状态下的结构及其特性，故而，为了使集成电路器件的结构能够在工作中达到更优异的性能，需要研究它们在工作状态下的内部结构及其演变

透射电子显微学技术是一种利用电子束作光源、电磁场作透镜、用于表征材料表面及内部结构的先进技术，由于透射电镜设备本身改造难度和成本较高，其电子束的穿透能力有限，以及样品表征环境的多样性需求(例如需要在一定高温环境、气体环境、偏压条件进行工作状态下结构的原位表征；参见G.Divitini,S.Cacovich,F.Matteocci,et al.,Nature Energy.15012(2015)；JianXie,FangfangTu,Qingmei Su,et al.,Nano Energy.5,122-131(2014))，所以制备出好的透射电镜样品成为了透射电镜表征结果好坏的关键因素之一。

为了使电子束穿透样品、进而成为携带样品信息的透射电子束，需要将被表征的样品制备成对电子束透明(厚度小于50nm)、表面平整、稳定、易于放置、耐电子束轰击、不易挥发、不失真、无放射性的样品。不同的材料，制备适于电镜表征样品的方式也不相同，目前的制备方法有机械研磨减薄、电解液双喷减薄、离子减薄、聚焦离子束切割加工减薄等，但对于透射电镜表征材料的多样化特点，以上方法并不能完全满足，例如，对于集成电路，待检测的目标位置尺寸一般比较厚，对电子束不透明，而透射电镜样品通常被要求为直径不大于3mm、或者附着在直径大小为3mm的载网上，其中能被电子束穿透的区域的厚度为50nm以下，若采用前述所提方法对集成电路材料制备透射电镜样品，就必须将待检测区域加工成3mm大小(目标位置有厚约50nm的薄区)，但是这样会使得集成电路离开工作环境、无法体现原本的性能，进而无法将它们的结构和性能直接联系起来。因此，研发能够原位观察集成电路结构及其演变的透射电镜样品制备方法就显得尤为重要。

为了保证能使集成电路的结构在电镜表征中处在工作环境中，DENSsolutions、Fischione、FEI等国外公司正致力于开发设计出特殊的透射电镜样品台或其载样区。目前，它们已开发设计出多种的载样区及配合使用的样品台，例如原位加热(参见KRPatent:KR20120068496)、原位应力拉伸、原位气体环境、原位液体环境(参见USPatent:WO2013KR10219)、原位偏压-加热等载样区及配套的样品杆，参见Jens Kling,ChristianD.Damsgaard,Thomas W.Hansen&Jakob B.Wagner,ScienceDirect.99,261-266(2016)。这些新型载样区和样品台的开发设计通常是利用原位芯片负载样品、进而用原位芯片的构造为样品提供工作环境，极大地促进了透射电子显微学原位技术的发展，促使人们可以研究温度、应力、气体环境、液体环境、偏压环境对材料样品结构的直接影响。其中的偏压载样区是在透射电镜中利用原位通电芯片的导电电极给样品材料的两端加电压，从而在用透射电镜表征样品内部结构的同时测量样品的V-I曲线(即伏安曲线)。但传统的原位通电芯片负载样品采用溶解滴样的方式制备，无法适用于复杂的原位集成电路样品提取分析。

发明内容

(一)解决的技术问题

针对现有技术的不足，本发明提供了原位观察集成电路结构及其演变的透射电镜样品制备方法，解决了传统的原位通电芯片负载样品采用溶解滴样的方式制备，无法适用于复杂的原位集成电路样品提取分析的问题。

(二)技术方案

为实现上述目的，本发明提供如下技术方案：

原位观察集成电路结构及其演变的透射电镜样品制备方法，包括以下步骤：

1)将带有至少3个电极的原位通电芯片与待检测集成电路样品同时放入双束设备，所述原位通电芯片包含至少一个镂空通孔区域，通过所述双束设备的电子束与离子束沉积功能，在待检测集成电路样品的被选中区域沉积Pt镀层，利用离子束刻蚀功能、粗切提取被选中区域；

2)将步骤4)中提取出的被选中区域呈一定角度放置于原位通电芯片的镂空通孔区域上，且样品下表面与原位通电芯片绝缘层表面相接触，利用离子束沉积功能，在被选中区域表面首先沉积SiO2绝缘层，然后将观察晶体管源/栅/漏区打开SiO2层，晶体管的开口区分别与原位通电芯片相应电极之间沉积金属Pt，将被选中区域与原位通电芯片焊接在一起，沉积的金属Pt将被选中区域与原位通电芯片形成通路；

3)在所述双束设备中将原位通电芯片倾转不同角度，利用离子束刻蚀功能，减薄被选中样品区域的中间位置，设置不同的离子束刻蚀束流以及刻蚀时间，最终将样品中间位置减薄至50nm左右；

4)将上述制得的样品通过等离子清洗仪清洗后，制得透射电镜样品。

优选的，所述待检测集成电路样品裁剪至20*20mm以下。

优选的，所述提取的被选中区域为立方体，尺寸约8*6*1.5μm。

优选的，所述通过等离子清洗仪清洗时可根据材料特征选择H2、O2、Ar等。

(三)有益效果

与现有技术相比，本发明提供了原位观察集成电路结构及其演变的透射电镜样品制备方法，具备以下有益效果：

本发明通过将三极结构分别与原位通电芯片电极相连，再与外部控制电源连接的方式，可以真实模拟器件在运行过程中的变化，同时样品表面绝缘层可以防止样品基体对于加载信号的干扰，而原位通电芯片载样区的镂空设计，便于电子束穿透，因而不必花高额的设计成本和精力用于改造透射电镜本身的功能，使得透射电镜能够实时的表征集成电路样品正常工作状态下的结构及其演变。

附图说明

图1为本发明中原位通电芯片的示意图；

图2为本发明实施例步骤四中示图；

图3为本发明实施例步骤五中示图；

图4为本发明实施例步骤六中示图；

图5为本发明实施例步骤六中示图；

图6为本发明实施例步骤七中示图；

图7为本发明实施例步骤九中示图。

具体实施方式

下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

原位观察集成电路结构及其演变的透射电镜样品制备方法，载体材料为透射电镜原位样品台的原位通电芯片，即表面覆盖一层绝缘层的Si衬底芯片，具体包括以下步骤：

1)将带有至少3个电极的原位通电芯片与待检测集成电路样品同时放入聚焦离子束-电子束双束设备(下文简称为双束设备)，原位通电芯片包含至少一个镂空通孔区域(如图1所示)，通过双束设备的电子束与离子束沉积功能，在待检测集成电路样品的被选中区域沉积Pt镀层，利用离子束刻蚀功能、粗切提取被选中区域；

2)将步骤4)中提取出的被选中区域呈一定角度放置于原位通电芯片的镂空通孔区域上，且样品下表面与原位通电芯片绝缘层表面相接触，利用离子束沉积功能，在被选中区域表面首先沉积SiO2绝缘层，然后将观察晶体管源/栅/漏区打开SiO2层，晶体管的开口区分别与原位通电芯片相应电极之间沉积金属Pt，将被选中区域与原位通电芯片焊接在一起，沉积的金属Pt将被选中区域与原位通电芯片形成通路；

3)在双束设备中将原位通电芯片倾转不同角度，利用离子束刻蚀功能，减薄被选中样品区域的中间位置，设置不同的离子束刻蚀束流以及刻蚀时间，最终将样品中间位置减薄至50nm左右；

4)将上述制得的样品通过等离子清洗仪清洗后，制得透射电镜样品。

进一步的，待检测集成电路样品裁剪至20*20mm以下。

进一步的，提取的被选中区域为立方体，尺寸约8*6*1.5μm。

进一步的，通过等离子清洗仪清洗时可根据材料特征选择H2、O2、Ar等。

实验例：

集成电路样品上铜导线的透射电镜样品制备，包括以下步骤：

步骤一、用浓度为98％的酒精溶液清洗集成电路样品以及原位通电芯片表面，再用高纯氮气吹干净，将此集成电路样品以及原位通电芯片正面朝上粘在扫描专用样品台上，将两者同时放入双束设备中；

步骤二、利用双束设备二次电子成像模式找到集成电路待检测区域位置，选定提取局部区域后，在此区域利用电子束沉积功能沉积金属Pt镀层，沉积区域约1.5*8μm的矩形框，沉积厚度约300nm左右，目的是为了保护待检测材料表面在离子束沉积金属Pt过程中不被离子束损伤；

步骤三、随后在电子束沉积的Pt镀层上用离子束继续沉积金属Pt层，沉积区域约1.5*8μm的矩形框，沉积厚度约1-1.5μm左右，目的是在后续离子束减薄样品过程中保护样品；

步骤四、利用离子束刻蚀功能，将已沉积Pt镀层的上下区域刻蚀出两个矩形坑以便于提取样品(如图2所示)，用双束设备内的纳米机械手将样品提取出至电镜内暂存样品位置；

步骤五、利用双束设备二次电子成像模式，找到原位通电芯片镂空窗口，将双束设备内纳米机械手携带的样品放置于芯片镂空窗口位置(如图3所示)；

步骤六、利用离子束沉积功能，在样品表面沉积SiO2层(如图4所示))，然后使用离子束刻蚀将待观察的MOS电路区对应的接触电极打开(如图5所示)；

步骤七、然后使用离子束沉积，将接触电极与原位通电芯片电极间沉积金属Pt，将纳米机械手与样品连接部分切断，至此待检测样品与原位通电芯片形成通路(如图6所示))；

步骤八、将加工完成的芯片在双束设备内部倾转不同角度，利用离子束刻蚀功能对提取样品进行减薄，最终厚度为50nm左右，之后将加工并减薄完成的芯片从双束设备中取出，即可将负载样品的芯片安装到原位加热透射电镜样品杆上，

步骤九、然后就可以放入透射电镜中进行表征，在透射电镜外通过电极对样品施加不同电压，采集不同参数下的结构图像，后期通过数据分析研究Cu导线在施加不同电压状态时的电迁移变化(如图7所示))。

本发明的工作机理：在双束设备内，利用其离子束刻蚀、沉积功能，将需要表征的集成电路局部区域提取出来，焊接在原位通电芯片的电极位置上，使集成电路待检测部分与原位芯片上的电极形成通路，将加工好的样品及芯片装入透射电镜专用的样品杆，随后放入透射电镜中，通过在电镜外部对样品杆施加不同电压，就可以使集成电路材料处于工作的状态，由于利用离子束减薄出的集成电路材料很薄，可以在集成电路样品工作的同时利用透射电镜进行实时原位表征，并且通过芯片载样区的镂空位置，可以使电子束穿透要表征的样品，在集成电路样品工作的同时实时监控样品的结构及其变化、从而研究样品的结构与其性能之间的关系。

综上所述：本发明通过将三极结构分别与原位通电芯片电极相连，再与外部控制电源连接的方式，可以真实模拟器件在运行过程中的变化，同时样品表面绝缘层可以防止样品基体对于加载信号的干扰，而原位通电芯片载样区的镂空设计，便于电子束穿透，因而不必花高额的设计成本和精力用于改造透射电镜本身的功能，使得透射电镜能够实时的表征集成电路样品正常工作状态下的结构及其演变。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。