金属氧化物半导体场效晶体管及其制造方法

摘要

本发明公开一种金属氧化物半导体场效晶体管及其制造方法。金属氧化物半导体场效晶体管包含基材结构、多个掺杂区域、氧化层结构、多个半导体层结构、介电质层结构及金属结构。基材结构包含基底层及磊晶层。磊晶层沿第一方向形成多个沟槽。任两相邻的沟槽间形成一间距。多个沟槽间的间距沿第一方向递增。多个掺杂区域分别形成于多个沟槽的底部。氧化层结构形成于多个沟槽的内壁及磊晶层的表面上。多个半导体层结构分别形成于多个沟槽中，以形成多个沟渠式结构。介电质层结构形成于氧化层结构上。金属结构形成于介电质层结构上且电性连接于至少其中一个沟渠式结构。借此，能实现生产成本低、生产产率高、体积小、及构造简单等产品上的竞争优势。

说明书

技术领域

本发明涉及一种金属氧化物半导体场效晶体管，特别是涉及一种适合应用于电源供应器的金属氧化物半导体场效晶体管及其制造方法。

背景技术

随着电子技术的进步以及电子产品的小型化趋势，越来越多电子组件利用集成电路制程的方式生产。然而，集成电路型式的电子组件需考虑许多层面，例如：耐高压、相互干扰或抗噪声之类的问题，尤其是应用在电源供应器的电子组件。由于电源供应器需接受高电压的输入，而高电压的输入会导致集成电路型式的电子组件烧毁，进而导致电源供应器的故障，其为造成电源供应器的尺寸无法缩小的主因。

其中，金属氧化物半导体场效晶体管也常应用于电源供应器，由于金属氧化物半导体场效晶体管的操作速度相当快，并且在电压信号处理方面的表现相当优异，因此应用金属氧化物半导体场效晶体管作为转换器使用。应电子产品的小型化趋势，金属氧化物半导体场效晶体管也逐渐向集成电路化的方向发展。然而，当电源供应器承受高电压时，集成电路型式的金氧半场效晶体管同样也会因耐不住高压而烧毁。再者，现有的金属氧化物半导体场效晶体管仍然存在着生产成本过高、生产良率过低、及体积过大等缺失。

于是，本发明人有感上述缺失可改善，乃特潜心研究并配合学理的运用，终于提出一种设计合理且有效改善上述缺失的本发明。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种金属氧化物半导体场效晶体管及其制造方法。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种金属氧化物半导体场效晶体管，其包括：一基材结构，其包含：一基底层；及一磊晶层，其形成于所述基底层上，并且所述磊晶层形成有多个沟槽；其中，多个所述沟槽是沿着一第一方向间隔地凹设于所述磊晶层的相反于所述基底层的一侧表面，并且任何两个相邻的所述沟槽之间形成有一间距，而多个所述沟槽之间的所述间距是沿着所述第一方向递增；多个掺杂区域，其分别形成于多个所述沟槽的底部、且朝着所述磊晶层的部分扩散；一氧化层结构，其包含：多个沟槽氧化层，其分别形成于多个所述沟槽的内壁上、且分别抵接于多个所述掺杂区域；其中，每个所述沟槽氧化层包围形成有一凹槽；及一披覆氧化层，其形成于所述磊晶层的相反于所述基底层的一侧表面上、且延伸地连接于多个所述沟槽氧化层之间；多个半导体层结构，其分别形成于多个所述凹槽中，以分别与多个所述沟槽氧化层共同形成为多个沟渠式结构；一介电质层结构，其形成且覆盖于所述氧化层结构及多个所述半导体层结构上；以及一金属结构，其形成于所述介电质层结构的相反于所述基底层的一侧表面上、且电性连接于多个所述沟渠式结构中的至少其中一个所述沟渠式结构。

优选地，多个所述沟槽的数量为N个，并且N为大于3的正整数；任何两个彼此相邻的所述间距的一增加量是介于5％至25％之间。

优选地，多个所述沟槽的数量为N个，并且N为大于3的正整数；其中，任何两个彼此相邻的所述间距的一差值是介于0.3微米至1.2微米之间。

优选地，多个所述沟槽的数量为N个，并且N为大于3的正整数；其中，N个所述沟槽的所述间距是沿着所述第一方向呈等差级数递增。

优选地，多个所述沟渠式结构的数量对应于多个所述沟槽的数量皆为N个，多个所述间距的数量为N-1个，并且N个所述沟渠式结构是沿着所述第一方向依序定义为第一沟渠式结构至第N沟渠式结构，而N-1个所述间距是沿着所述第一方向依序定义为第一间距至第N-1间距；其中，N为介于7至30之间的正整数。

优选地，所述金属结构包含有：一个导电部及一个接触塞；其中，所述导电部是形成于所述介电质层结构的相反于所述基底层的一侧表面上，并且所述接触塞是贯穿于所述介电质层结构，以使得所述导电部能通过所述接触塞而电性连接于多个所述沟渠式结构中的其中一个所述沟渠式结构。

优选地，所述接触塞的数量为两个，两个所述接触塞是分别贯穿地形成于所述介电质层结构、且分别部分地伸入多个所述沟渠式结构中的一第一沟渠式结构的半导体层结构及一第二沟渠式结构的半导体层结构，以使得所述导电部能分别通过两个所述接触塞而电性连接于多个所述沟渠式结构中的所述第一沟渠式结构及所述第二沟渠式结构。

优选地，每个所述沟槽的一沟槽深度是介于4微米至20微米之间。

优选地，所述金属氧化物半导体场效晶体管形成有一空乏区边界，并且所述空乏区边界是自所述磊晶层的顶面延伸至所述磊晶层的底面，以将所述磊晶层区分为一第一区域及一第二区域；其中，所述第一区域及所述第二区域是沿着所述第一方向依序排列，并且多个所述沟渠式结构皆是位于所述空乏区边界的一侧、且是完全地落在所述第一区域的内侧。

为了解决上述的技术问题，本发明所采用的另外一技术方案是，提供一种金属氧化物半导体场效晶体管的制造方法，包括：提供一基材结构；其中，所述基材结构包含有一基底层及形成于所述基底层上的一磊晶层；于所述磊晶层上凹设形成多个沟槽；其中，多个所述沟槽是沿着一第一方向间隔地凹设于所述磊晶层的相反于所述基底层的一侧表面，并且任何两个相邻的所述沟槽之间形成有一间距，而多个所述沟槽之间的所述间距是沿着所述第一方向递增；于多个所述沟槽的底部分别形成多个掺杂区域；其中，多个所述掺杂区域是分别自多个所述沟槽的所述底部朝着所述磊晶层的部分扩散；形成一氧化层结构于所述磊晶层上；其中，所述氧化层结构包含有多个沟槽氧化层及一披覆氧化层，多个所述沟槽氧化层是分别形成于多个所述沟槽的内壁上、且分别抵接于多个所述掺杂区域，并且每个所述沟槽氧化层包围形成有一凹槽；其中，所述披覆氧化层是形成于所述磊晶层的相反于所述基底层的一侧表面上、且延伸地连接于多个所述沟槽氧化层之间；于多个所述凹槽中分别形成多个半导体层结构，以使得多个所述半导体层结构能分别与多个所述沟槽氧化层共同形成为多个沟渠式结构；形成一介电质层结构于所述氧化层结构及多个所述半导体层结构上，以使得所述氧化层结构及多个所述半导体层结构被所述介电质层结构所覆盖；以及形成一金属结构于所述介电质层结构的相反于所述基底层的一侧表面上；其中，所述金属结构是电性连接于多个所述沟渠式结构中的至少其中一个所述沟渠式结构。

本发明的其中一有益效果在于，本发明所提供的金属氧化物半导体场效晶体管及其制造方法，其能通过“多个所述沟槽是沿着一第一方向间隔地凹设于所述磊晶层的相反于所述基底层的一侧表面，并且任何两个相邻的所述沟槽之间形成有一间距，而多个所述沟槽之间的所述间距是沿着所述第一方向递增”的技术方案，以使得本实施例的金属氧化物半导体场效晶体管具有生产成本低、生产产率高、体积小、及构造简单等产品上的竞争优势。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明实施例金属氧化物半导体场效晶体管的示意图。

图2A为金属氧化物半导体场效晶体管的制造流程图(一)。

图2B为金属氧化物半导体场效晶体管的制造流程图(二)。

图2C为金属氧化物半导体场效晶体管的制造流程图(三)。

图2D为金属氧化物半导体场效晶体管的制造流程图(四)。

图2E为金属氧化物半导体场效晶体管的制造流程图(五)。

图2F为金属氧化物半导体场效晶体管的制造流程图(六)。

图2G为金属氧化物半导体场效晶体管的制造流程图(七)。

具体实施方式

以下是通过特定的具体实施例来说明本发明所公开的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。

应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

[金属氧化物半导体场效晶体管的制造方法]

请参阅图1、及图2A至图2G所示，本发明实施例提供一种金属氧化物半导体场效晶体管的制造方法，其包含有步骤S110至步骤S170。其中，在本实施例中，所述金属氧化物半导体场效晶体管为一功率组件，如：电源供应器或变压器，但本发明不受限于此。必须说明的是，本实施例所记载的各步骤的顺序与实际的操作方式可视需求而调整，并不限于本实施例所记载。

本实施例于以下先说明金属氧化物半导体场效晶体管的制造方法，而为便于理解，本实施例以金属氧化物半导体场效晶体管的一单元区域为例，并搭配剖视图作一说明，主要请参阅每一步骤所对应的附图，并视需要参酌其它步骤的附图。而有关金属氧化物半导体场效晶体管的制造方法的具体步骤说明如下。

如图2A所示，步骤S110包含：提供一基材结构1。所述基材结构1包含有：一基底层11及形成于所述基底层11上的一磊晶层12。所述基材结构1的位于相反侧的两个表面分别定义为一顶面及一底面(图皆未标号)。其中，所述磊晶层12的相反于基底层11的一侧表面为所述顶面，并且所述基底层11的相反于磊晶层12的一侧表面为所述底面。

更具体地说，所述基底层11的材料可以例如是N型掺杂半导体或P型掺杂半导体，所述磊晶层12可以例如是通过磊晶(epitaxy)制程形成于基底层11上，并且所述磊晶层12的导电型态可以例如是相同于基底层11的导电型态(如：N型掺杂或P型掺杂)。在本实施例中，所述基底层11为N型掺杂的半导体，并且所述磊晶层12也为N型掺杂的半导体，而所述基底层11的掺杂浓度高于磊晶层12的掺杂浓度，但本发明不受限于此。

如图2B所示，步骤S120包含：于所述磊晶层12上、凹设地形成有多个沟槽13。其中，多个所述沟槽13可以例如是以蚀刻的方式所形成，但本发明不受限于此。

更具体地说，多个所述沟槽13是沿着一第一方向D1间隔地凹设于磊晶层12的相反于基底层11的一侧表面，并且多个所述沟槽13的底部是未接触于基底层11、而与所述基底层11间隔有一段距离。从另一个角度说，多个所述沟槽13是自基材结构1的顶面凹设、且未接触于所述基材结构1的基底层11。

进一步地说，任何两个相邻的所述沟槽13之间形成有一间距，并且多个所述沟槽13之间的间距G1～GN-1是沿着所述第一方向D1递增。其中，多个所述沟槽13的数量为N个，并且N为大于3的正整数。

值得一提的是，为了能让最终成形的金属氧化物半导体场效晶体管100适合通入较高的工作电压(如：介于300伏特至800伏特之间的工作电压)，多个所述沟槽13的数量通常是介于7个至30个之间、优选是介于7个至20个之间、且特优选是介于7个至15个之间。也就是说，上述的数值N通常为介于7至30之间的正整数、优选为介于7至20之间的正整数、且特优选为介于7至15之间的正整数，但本发明不受限于此。

如上所述，多个所述沟槽13之间的间距G1～GN-1是沿着所述第一方向D1递增。其中，在本发明的一实施例中，任何两个彼此相邻的所述间距G1～GN-1的一增加量通常是介于5％至25％之间、且优选是介于5％至15％之间。也就是说，在上述任何两个彼此相邻的所述间距G1～GN-1中，后一个所述间距相较于前一个所述间距的增加量通常是介于5％至25％之间。举例来说，在图2B中，第二间距G2相较于第一间距G1的增加量是介于5％至25％之间，并且第三间距G3相较于第二间距G2的增加量也是介于5％至25％之间。

从另一个角度说，在本发明的一实施例中，任何两个彼此相邻的所述间距G1～GN-1的一差值(或差值的绝对值)通常是介于0.3微米至1.2微米之间、且优选是介于0.4微米至0.8微米之间。也就是说，在上述任何两个彼此相邻的所述间距G1～GN-1中，后一个所述间距相较于前一个所述间距的差值通常是介于0.3微米至1.2微米之间。举例来说，在图2B中，第二间距G2相较于第一间距G1的差值是介于0.3微米至1.2微米之间，并且第三间距G3相较于第二间距G2的差值也是介于0.3微米至1.2微米之间。

需说明的是，上述任何两个彼此相邻的间距G1～GN-1的增加量或差值可以例如是相同或不同，本发明并不予以限制。然而，在本发明的一优选实施例中，上述任何两个彼此相邻的间距G1～GN-1的差值为相同。也就是说，上述N个沟槽13之间所形成的间距G1～GN-1是沿着所述第一方向D1呈等差级数的方式递增。

请继续参阅图2B，在本发明的一具体实施例中，所述沟槽13的数量为八个，并且八个所述沟槽13之间总共形成有七个间距。其中，在上述七个间距中，沿着第一方向D1的第一间距G1为2.65微米，第二间距G2为3.25微米，并且第三间距G3为3.85微米。也就是说，第二间距G2相较于第一间距G1的差值为0.6微米，并且第三间距G3相较于第二间距G2的差值也为0.6微米，以此类推。也就是说，上述七个间距是沿着第一方向D1呈等差级数的方式递增。

需说明的是，上述第一间距G1是以2.65微米为例作说明，但是本发明不受限于此。举例来说，上述多个间距的沿着第一方向D1的第一个间距G1通常是介于2微米至8微米之间、且优选是介于3微米至6微米之间。

进一步地说，每个所述沟槽13的底部至其顶部之间的距离定义为一沟槽深度H。也就是说，每个所述沟槽13的底部至基材结构1的顶面的距离定义为所述沟槽深度H。其中，每个所述沟槽13的沟槽深度H通常是介于4微米至20微米之间、且优选是介于4微米至16微米之间。

需说明的是，在图2B中，多个所述沟槽13的沟槽深度H是以具有相同的深度为例作说明，但本发明不受限于此。举例来说，在本发明未绘示的实施例中，多个所述沟槽13的沟槽深度H也可以彼此不同。

再者，需说明的是，上述多个沟槽13是以剖面图角度来针对磊晶层12内的不同部位的沟槽13进行说明。若以整体观之，该些沟槽13可能是相连通的构造或是相互分离的构造，本发明并不予以限制。

如图2C所示，步骤S130包含：于多个所述沟槽13的底部、分别形成多个掺杂区域2，并且多个所述掺杂区域2皆是朝着磊晶层12的部分扩散。其中，多个所述掺杂区域2可以例如是借由一离子布植制程而形成，但本发明不受限于此。

也就是说，每个所述沟槽13的底部是各自形成有一个掺杂区域2，并且每个所述掺杂区域2是自其所对应的沟槽13的底部朝着磊晶层12的部分扩散。据此，每个所述掺杂区域2是包围于其所对应的沟槽13底部的周围。再者，在本实施例中，每个所述掺杂区域2仅是自其所对应的沟槽13的底部朝着磊晶层12的部分略微地扩散、而呈现为一个半月形结构，并且每个所述掺杂区域2皆未接触于基底层11、而与所述基底层11间隔有一段距离。

进一步地说，在本实施例中，多个所述掺杂区域2的导电型态相异于上述基底层11的导电型态、也相异于上述磊晶层12的导电型态。也就是说，本实施例的多个所述掺杂区域2为P型掺杂半导体，而布植的离子种类可以例如是硼离子(B+)。

另外，值得一提的是，上述多个掺杂区域2(P型掺杂半导体)能与磊晶层12(N型掺杂半导体)共同形成为P-N接面二极管(P-N Junction Diode)。由于P型半导体材料内的电洞与N型半导体材料内的电子会在接合面结合，以使得结合面附近的区域内缺乏载流子，从而形成如图1的区域R1所示的一空乏区域(depletion region)，并且该空乏区域的边界定义为一空乏区边界DB(depletion boundary)。

如图2D所示，步骤S140包含：于磊晶层12的相反于基底层11的一侧表面上及多个所述沟槽13的内壁上、延伸地形成一氧化层结构3。其中，所述氧化层结构3可以例如是借由一低温氧化沉积(low temperature oxide deposition，LTO deposition)制程而形成，但本发明不受限于此。

更具体地说，所述氧化层结构3包含有多个沟槽氧化层31及一披覆氧化层32。其中，多个所述沟槽氧化层31是分别形成于多个沟槽13的内壁上、且分别抵接于多个所述掺杂区域2，并且每个所述沟槽氧化层31包围形成有一凹槽33。再者，所述披覆氧化层32是形成于磊晶层12的相反于基底层11的一侧表面(也就是磊晶层12的顶面)上、且延伸地连接于多个所述沟槽氧化层31之间。

其中，上述氧化层结构3的厚度于本实施例中大致是介于0.5微米

如图2E所示，并请一并参阅图1所示，步骤S150包含：于多个所述沟槽氧化层31所包围的凹槽33中、分别形成多个半导体层结构4，以使得多个所述半导体层结构4分别与多个沟槽氧化层31共同形成为多个沟渠式结构T。

进一步地说，上述多个半导体层结构4可以例如是经过回蚀步骤(etch back)而使其显露于外的表面(也就是，图2E中的半导体层结构4的顶面)低于披覆氧化层32的外表面(也就是，图2E中的披覆氧化层32的相反于磊晶层12一侧的表面)，但本发明不受限于此。另外，多个所述半导体层结构4的材质可以例如是掺杂多晶硅(doped poly-silicon)，但本发明不受限于此。

如图2F所示，步骤S160包含：于所述氧化层结构3及多个半导体层结构4上、形成且覆盖一介电质层结构5(inter layer dielectric，ILD)，以使得所述氧化层结构3及多个半导体层结构4被埋置于所述介电质层结构5内。其中，所述介电质层结构5可以例如是用化学气相沉积法所形成，但本发明不受限于此。举例来说，所述介电质层结构5也可以例如是以物理气相沉积法或其它适合的沉积制程所形成。再者，所述介电质层结构5的材料可以例如是硅的化合物或其它介电材质所构成。

再者，所述介电质层结构5的外表面可以例如是通过一化学机械抛光(ChemicalMechanical Polishing，CMP)制程而实现表面平坦化，但本发明不受限于此。

如图2G所示，并请一并参阅图1所示，步骤S170包含：于所述介电质层结构5的相反于基底层11的一侧表面上形成一金属结构6，并且所述金属结构6是部分地贯穿介电质层结构5，以电性连接于多个所述沟渠式结构T1～TN中的至少其中一个所述沟渠式结构。其中，所述金属结构6可以例如以沉积的方式所形成，并且所述金属结构6于本实施例中为铝-硅-铜合金所形成的一体构造，但于实际应用时，不以此为限。

进一步地说，所述金属结构6包含有：一个导电部62及与所述导电部62一体成型的两个接触塞61。其中，所述导电部62是形成于介电质层结构5的相反于基底层11的一侧表面上，两个所述接触塞61是彼此间隔地设置，并且两个所述接触塞61是分别贯穿于介电质层结构5，以使得所述导电部62能分别通过两个接触塞61而电性连接于多个沟渠式结构T中的其中两个相邻的沟渠式结构T。另外，每个所述接触塞61的宽度是小于其所对应的沟渠式结构T的宽度、也小于其所对应的沟槽13的宽度。

更具体地说，两个所述接触塞61是分别贯穿地形成于介电质层结构5，并且两个所述接触塞61是分别部分地伸入第一沟渠式结构T1的半导体层结构4及第二沟渠式结构T2的半导体层结构4，以使得所述导电部62能通过两个接触塞61而分别电性连接于多个沟渠式结构T1～TN中的第一沟渠式结构T1及第二沟渠式结构T2(如图1)。借此，所述第一沟渠式结构T1的半导体层结构4及第二沟渠式结构T2的半导体层结构4相较于其所电性连接的两个接触塞61而言为等电位设置。

值得一提的是，本实施例虽然是以两个所述接触塞61为例作说明，但本发明不受限于此。举例来说，在本发明的另一实施例中，所述接触塞61的数量也可以依据产品的设计需求为一个或三个以上。

再者，在本实施例中，上述导电部62仅是覆盖于介电质层结构5的一部分外表面上、且将所述介电质层结构5的另一部分外表面暴露于外。

值得一提的是，在形成所述金属结构6之前，本实施例的制造方法进一步包含：通过蚀刻的方式于所述介电质层结构5形成两个接触槽(图未标号)，以提供上述的两个所述接触塞61分别形成于其内。

实施以上所述的步骤S110至步骤S170后，即能完成如图1所示的金属氧化物半导体场效晶体管100(或称，沟渠式功率组件)，但于实际应用时，各步骤不排除以合理的变化形态替代。再者，须强调的是，上述各步骤是以剖面图角度来进行描述，在符合上述各步骤的前提下，不排除以各种设计布局实施本发明的可能。换言之，若以俯视观之，本实施例的金属氧化物半导体场效晶体管可以有不同的设计布局形态。

[金属氧化物半导体场效晶体管]

以上为本发明实施例的金属氧化物半导体场效晶体管的制造方法的说明，而以下接着说明本实施例的金属氧化物半导体场效晶体管的具体构造。必须说明的是，虽然本实施例的金属氧化物半导体场效晶体管是通过上述制造方法所制成，但本发明不受限于此。也就是说，本发明的金属氧化物半导体场效晶体管也可以是通过其它的晶体管的制造方法所制成。

如图1所示，本实施例另公开一种金属氧化物半导体场效晶体管100，其包含有一基材结构1、多个掺杂区域2、一氧化层结构3、多个半导体层结构4、一介电质层结构5、及一金属结构6。

其中，所述基材结构1包含有一基底层11及一磊晶层12。所述磊晶层12是形成于基底层11上，并且所述磊晶层12形成有多个沟槽13。多个所述沟槽13是沿着一第一方向D1间隔地凹设于磊晶层12的相反于基底层11的一侧表面，并且任何两个相邻的所述沟槽13之间形成有一间距G，而多个所述沟槽13之间的间距G是沿着所述第一方向D1递增。

其中，多个所述掺杂区域2是分别形成于多个沟槽13的底部、且朝着所述磊晶层12的部分扩散。

其中，所述氧化层结构3包含有多个沟槽氧化层31及一披覆氧化层32。多个所述沟槽氧化层31是分别形成于多个沟槽13的内壁上、且分别抵接于多个掺杂区域2，并且每个所述沟槽氧化层31包围形成有一凹槽33。再者，所述披覆氧化层32是形成于磊晶层12的相反于基底层11的一侧表面上、且延伸地连接于多个所述沟槽氧化层31之间。

其中，多个所述半导体层结构4是分别形成于多个凹槽33中，并且多个所述半导体层结构4能分别与多个所述沟槽氧化层31共同形成为多个沟渠式结构T。

其中，所述介电质层结构5是形成且覆盖于氧化层结构3及多个半导体层结构4上。

其中，所述金属结构6是形成于介电质层结构5的相反于基底层11的一侧表面上、且部分地贯穿所述介电质层结构5，以使得所述金属结构6能电性连接于多个沟渠式结构T中的至少其中一个所述沟渠式结构T。

值得一提的是，如上述实施例所述，多个所述沟槽13的数量为N个，并且多个所述沟渠式结构T的数量对应于上述多个沟槽13的数量也为N个。另外，多个所述沟槽13之间所形成的间距G1～GN-1的数量为N-1个。也就是说，多个所述间距G1～GN-1的数量为N-1个。

其中，N个所述沟渠式结构T是沿着所述第一方向D1依序定义为第一沟渠式结构T1、第二沟渠式结构T2、第三沟渠式结构T3、第四沟渠式结构T4、…、第N-1沟渠式结构TN-1、及第N渠式结构TN。再者，N-1个所述间距是沿着所述第一方向D1依序定义为第一间距G1、第二间距G2、第三间距G3、…、及第N-1间距GN-1。其中，上述的数值N通常为介于7至30之间的正整数、优选为介于7至20之间的正整数、且特优选为介于7至15之间的正整数。在本实施例中，上述数值N为8，但本发明不受限于此。

更具体地说，第一间距G1为第一沟渠式结构T1及第二沟渠式结构T2之间所形成的间距。第二间距G2为第二沟渠式结构T2及第三沟渠式结构T3之间所形成的间距。第三间距G3为第三沟渠式结构T3及第四沟渠式结构T4之间所形成的间距。并且，第N-1间距GN-1为第N-1沟渠式结构TN-1及第N渠式结构TN之间所形成的间距，以此类推。

根据上述多个所述沟渠式结构之间的间距设计，所述金属氧化物半导体场效晶体管100能形成有一空乏区边界DB(depletion boundary)，并且所述空乏区边界DB是自磊晶层12的顶面延伸至磊晶层12的底面，以将所述磊晶层12区分为一第一区域R1及一第二区域R2。其中，所述第一区域R1及第二区域R2是沿着所述第一方向D1依序排列，并且多个所述沟渠式结构T1～TN皆是位于所述空乏区边界DB的一侧、且是完全地落在所述第一区域R1的内侧。换句话说，所述空乏区边界DB是沿着第一方向D1收边于多个沟渠式结构T1～TN的最后一个沟渠式结构TN的后侧。借此，当本实施例的金属氧化物半导体场效晶体管100在进行切割时，能从上述第二区域R2的部分进行切割。

值得一提的是，上述空乏区边界DB于图1中为一弧形曲线。再者，上述第一区域R1可以称为空乏区域(depletion region)，上述第二区域R2可以称为中立区域，并且上述空乏区域的面积是大于中立区域的面积。

据此，本实施例的金属氧化物半导体场效晶体管100能通入介于300伏特至800伏特之间的一工作电压，而能正常的运作、且大致上不会有烧毁的情形发生。其中，上述工作电压优选为介于500伏特至700伏特之间。

根据上述配置，本实施例的金属氧化物半导体场效晶体管100具有生产成本低、生产产率高、体积小、及构造简单等产品上的竞争优势。本实施例的金属氧化物半导体场效晶体管100特别适合应用于300伏特至650伏特的电源供应器或变压器。并且，本实施例的金属氧化物半导体场效晶体管100于第一方向D1上的宽度能缩小至不大于120微米(优选为不大于100微米)的尺寸，其相较于传统的同规格的产品能缩小30％至50％的体积。

[实施例的有益效果]

本发明的其中一有益效果在于，本发明所提供的金属氧化物半导体场效晶体管及其制造方法，其能通过“多个所述沟槽是沿着一第一方向间隔地凹设于所述磊晶层的相反于所述基底层的一侧表面，并且任何两个相邻的所述沟槽之间形成有一间距，而多个所述沟槽之间的所述间距是沿着所述第一方向递增”的技术方案，以使得本实施例的金属氧化物半导体场效晶体管具有生产成本低、生产产率高、体积小及构造简单等产品上的竞争优势。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的申请专利范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的申请专利范围内。