具有三维铁电电容器的铁电随机存取存储器

摘要

本公开涉及具有三维铁电电容器的铁电随机存取存储器。一种半导体器件包括：衬底；鳍，在衬底之上突出；栅极结构，位于鳍之上；底部电极，位于栅极结构之上并与栅极结构电耦合；铁电层，围绕底部电极；以及顶部电极，围绕铁电层。

说明书

技术领域

本公开总体涉及具有三维铁电电容器的铁电随机存取存储器。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的 集成密度的不断提高，半导体工业经历了快速增长。大部分情况下，集成 密度的提高来自最小特征尺寸的不断减小，这使得更多组件可以集成到给 定区域中。

鳍式场效应晶体管(FinFET)器件正变得普遍用于集成电路。FinFET 器件具有三维结构，包括从衬底突出的半导体鳍。被配置为控制FinFET 器件的导电沟道内的电荷载流子的流动的栅极结构环绕半导体鳍。例如， 在三栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧，从而在半导 体鳍的三个侧形成导电沟道。

铁电随机存取存储器(FeRAM或FRAM)由于其快速读取/写入速度 和小尺寸而成为下一代非易失性存储器的候选。在单晶体管单电容器 (1T-1C)FRAM结构中，具有铁电(FE)电容器的FRAM存储器单元通 常在后端(back end of line，BEOL)工艺中集成。现有的FRAM结构具有 有限的电容调谐能力。在本领域中需要能够实现高电容调谐能力和高集成 密度的FRAM结构。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：衬底；鳍， 在所述衬底之上突出；栅极结构，位于所述鳍之上；底部电极，位于所述 栅极结构之上并与所述栅极结构电耦合；铁电层，围绕所述底部电极；以 及顶部电极，围绕所述铁电层。

根据本公开的另一实施例，提供了一种半导体器件，包括：鳍，在衬 底之上突出；第一栅极结构，位于所述鳍之上；以及第一铁电电容器，位 于所述第一栅极结构之上并与所述第一栅极结构电耦合，其中，所述第一 铁电电容器包括：第一底部电极，位于所述第一栅极结构之上并与所述第 一栅极结构电耦合；第一铁电膜，围绕所述第一底部电极，其中，所述第 一铁电膜沿着所述第一底部电极的侧壁和顶表面延伸；以及第一顶部电极， 围绕所述第一铁电膜。

根据本公开的又一实施例，提供了一种形成半导体器件的方法，所述 方法包括：在突出于衬底上的鳍之上形成栅极结构；在所述栅极结构之上 形成第一电介质层；在所述第一电介质层中形成第一通孔，所述第一通孔 电耦合至所述栅极结构；以及在所述第一电介质层之上形成铁电电容器， 其中，形成所述铁电电容器包括：在所述第一电介质层之上形成底部电极， 所述底部电极在所述第一电介质层的远离所述衬底的上表面上突出，所述底部电极电耦合至所述第一通孔；在所述底部电极之上并在所述第一电介 质层的上表面之上共形地形成铁电膜；在所述铁电膜之上共形地形成顶部 电极层；以及执行各向异性刻蚀工艺，以去除所述顶部电极层的沿着所述 铁电膜的背离所述衬底的上表面延伸的第一部分，其中，在所述各向异性 刻蚀工艺之后，所述顶部电极层的第二部分保留并沿着所述铁电膜的侧壁 延伸。

附图说明

在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开 的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事 实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)器件的透 视图。

图2-图14和图15A示出了根据实施例的各个制造阶段的FinFET器件 100的截面图。

图15B-图15D示出了图15A的FinFET器件的各种实施例截面图。

图15E示出了图15A的FinFET器件的一部分的放大图。

图16示出了根据另一实施例的FinFET器件的截面图。

图17-图20示出了根据另一实施例的各个制造阶段的FinFET器件的 截面图。

图21示出了根据又一实施例的FinFET器件的截面图。

图22示出了根据一些实施例的形成半导体器件的方法的流程图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方 或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征 的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征， 使得第一特征和第二特征可以不直接接触的实施例。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、 “低于”、“上方”、“上部”等)，以易于描述图中所示的一个要素或 特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些 空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同 朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本 文中所用的空间相关描述符同样可能被相应地解释。在本文的整个讨论中， 除非另有说明，否则不同附图中的相同数字是指使用相同或相似的(一种 或多种)材料通过相同或相似的方法形成的相同或相似的组件。

在形成FinFET器件的上下文中，尤其是在形成具有铁电电容器(具 有三维结构)的1T-1C FRAM器件的上下文中，讨论了本公开的实施例。 尽管使用FinFET器件作为示例讨论了所公开的实施例，但是所公开的方 法还可以用于其他类型的器件，例如，平面器件。

在一些实施例中，1T-1C FRAM存储器单元包括FinFET和三维铁电 电容器。三维铁电电容器包括底部电极，该底部电极电连接到1T-1C存储 器单元中FinFET的栅极。底部电极是FinFET之上的导电柱(或导电柱状 物)。三维铁电电容器还包括围绕底部电极的铁电层，以及围绕铁电层的 顶部电极。可以通过调整铁电电容器的半径或铁电电容器的高度，来调整 三维铁电电容器的电容，从而提供针对铁电电容器的电容的较大调谐窗口， 并且可以有利地增加所形成的存储器设备的阈值电压偏移。

图1以透视图示出了FinFET 30的示例。FinFET 30包括衬底50，以 及突出高于衬底50的鳍64。在鳍64的相反侧形成隔离区域62，并且鳍 64突出高于隔离区域62。栅极电介质66沿着鳍64的侧壁并在鳍64的顶 表面之上，并且栅极电极68在栅极电介质66之上。源极/漏极区域80在 鳍64中，并且位于栅极电介质66和栅极电极68的相反侧。图1进一步示出了在后面的附图中使用的横截面参考。横截面B-B沿着FinFET 30的栅 极电极68的纵轴延伸。横截面A-A垂直于横截面B-B，并且沿着鳍64的 纵轴并在例如源极/漏极区域80之间的电流流动的方向上。横截面C-C平 行于横截面B-B，并且跨源极/漏极区域80。为了清楚起见，后续附图参 考这些参考横截面。

图2-图14和图15A示出了根据实施例的各个制造阶段的FinFET器件 100的截面图。在所示的实施例中，FinFET器件100具有1T-1C结构(参 见图15A)，该1T-1C结构包括铁电(FE)电容器，其电耦合至FinFET 以形成存储器单元(例如，FRAM存储器单元)。因此，FinFET器件100 也可以被称为FRAM器件。FinFET器件100类似于图1中的FinFET 30， 但是具有多个鳍和多个栅极结构。图2-5示出了沿FinFET器件100的沿横 截面B-B的截面图。图6-14和图15A示出了FinFET器件100的沿横截面 A-A的截面图。在本文的整个讨论中，除非另有说明，否则具有相同编号 但不同字母的附图(例如，图15A和图15B)是指同一器件在同一制造阶 段的不同截面图。

图2示出了衬底50的截面图。衬底50可以是半导体衬底，例如，体 半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂 有P型或N型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。 通常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是 例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常 为硅衬底或玻璃衬底。还可以使用其他衬底，例如，多层衬底或梯度衬底。 在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导 体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半 导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。

参考图3，使用例如光刻和蚀刻技术来对图2所示的衬底50进行图案 化。例如，在衬底50之上形成掩模层，例如，衬垫氧化物层52和上覆衬 垫氮化物层56。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的 氧化硅的薄膜。衬垫氧化物层52可以用作衬底50与上覆衬垫氮化物层56 之间的粘附层。在一些实施例中，例如，衬垫氮化物层56由氮化硅、氮 氧化硅、碳氮化硅等、或其组合形成，并且可以使用低压化学气相沉积 (LPCVD)或等离子体增强化学气相沉积(PECVD)来形成。

可以使用光刻技术对掩模层图案化。通常，光刻技术利用光致抗蚀剂 材料(未示出)，该光致抗蚀剂材料被沉积、照射(曝光)、以及显影以 去除光致抗蚀剂材料的一部分。剩余的光致抗蚀剂材料保护下面的材料 (例如，在该示例中为掩模层)免受后续工艺步骤(例如，蚀刻)的影响。 在该示例中，光致抗蚀剂材料被用于图案化衬垫氧化物层52和衬垫氮化 物层56，以形成经图案化的掩模58，如图3所示。

经图案化的掩模58随后被用于图案化衬底50的暴露部分，以形成沟 槽61，从而在相邻的沟槽61之间限定半导体鳍64，如图3所示。在一些 实施例中，通过使用例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE) 等、或其组合在衬底50中蚀刻沟槽，来形成半导体鳍64。蚀刻工艺可以 是各向异性的。在一些实施例中，沟槽61可以是彼此平行并且相对于彼 此紧密间隔的条带(从顶部看)。在一些实施例中，沟槽61可以是连续 的并且围绕半导体鳍64。半导体鳍64在下文中也可以被称为鳍64。

可以通过任何合适的方法来对鳍64进行图案化。例如，可以使用一 个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对鳍64进行 图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺， 而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的 图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺 对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔 件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行 图案化。

图4示出了在相邻的半导体鳍64之间形成绝缘材料，以形成隔离区 域62。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合， 并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD (FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化， 以使其转化为另一材料，例如，氧化物)等、或其组合来形成。可以使用 其他绝缘材料和/或其他形成工艺。在所示的实施例中，绝缘材料是通过 FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。诸 如化学机械抛光(CMP)之类的平坦化工艺可以去除任何多余的绝缘材料， 并且形成齐平的隔离区域62的顶表面和半导体鳍64的顶表面(未示出)。 经图案化的掩模58(参见图3)也可以通过平坦化工艺去除。

在一些实施例中，在隔离区域62和衬底50/半导体鳍64之间的界面 处，隔离区域62包括衬里，例如，衬里氧化物(未示出)。在一些实施 例中，形成衬里氧化物以减少衬底50和隔离区域62之间的界面处的晶体 缺陷。类似地，衬里氧化物还可以用于减少半导体鳍64和隔离区域62之 间的界面处的晶体缺陷。衬里氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，但也可以使用其他合适的方法来形 成衬里氧化物。

接下来，隔离区域62被凹陷，以形成浅沟槽隔离(STI)区域62。隔 离区域62被凹陷以使得半导体鳍64的上部从相邻的STI区域62之间突出。 STI区域62的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面 (例如，凹槽)、或其组合。STI区域62的顶表面可以通过适当的蚀刻而 形成为平坦的、凸的、和/或凹的。可以使用可接受的蚀刻工艺来凹陷隔离区域62，例如，对隔离区域62的材料具有选择性的蚀刻工艺。例如，可 以执行干法蚀刻或使用稀氢氟酸(dHF)的湿法蚀刻来凹陷隔离区域62。

图2至图4示出了形成鳍64的实施例，但可以以各种不同的工艺形成 鳍。例如，衬底50的顶部可以由合适的材料替换，例如，适合于要形成 的预期类型(例如，N型或P型)的半导体器件的外延材料。然后，对在 顶部具有外延材料的衬底50进行图案化，以形成包括外延材料的半导体 鳍64。

作为另一示例，可以在衬底的顶表面之上形成电介质层；可以穿过电 介质层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；以及可以凹陷电 介质层，以使得同质外延结构从电介质层突出以形成鳍。

在又一示例中，可以在衬底的顶表面之上形成电介质层；可以穿过电 介质层蚀刻沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外延 结构；以及可以凹陷电介质层，以使得异质外延结构从电介质层突出以形 成鳍。

在其中生长(一种或多种)外延材料或外延结构(例如，异质外延结 构或同质外延结构)的实施例中，所生长的(一种或多种)材料或结构可 以在生长期间被原位掺杂，这可以避免之前和之后的注入，但可以一起使 用原位掺杂和注入掺杂。更进一步，在NMOS区域中外延生长与PMOS 区域中的材料不同的材料可能是有利的。在各个实施例中，鳍64可以包括硅锗(Si

图5示出了在半导体鳍64之上形成虚设栅极结构75。在一些实施例 中，虚设栅极结构75包括栅极电介质66和栅极电极68。可以在虚设栅极 结构75之上形成掩模70。为了形成虚设栅极结构75，在半导体鳍64上 形成电介质层。电介质层可以是例如氧化硅、氮化硅、其多个层等，并且 可以被沉积或热生长。

在电介质层之上形成栅极层，并且在栅极层之上形成掩模层。栅极层 可以被沉积在电介质层之上，并然后例如通过CMP被平坦化。掩模层可 以被沉积在栅极层之上。栅极层可以由例如多晶硅形成，但还可以使用其 他材料。掩模层可以由例如氮化硅等形成。

在形成层(例如，电介质层、栅极层和掩模层)之后，可以使用可接 受的光刻和蚀刻技术对掩模层进行图案化，以形成掩模70。然后，可以通 过可接受的蚀刻技术将掩模70的图案转移到栅极层和电介质层，以分别 形成栅极电极68和栅极电介质66。栅极电极68和栅极电介质66覆盖半 导体鳍64的相应的沟道区域。栅极电极68的长度方向还可以基本上垂直 于相应的半导体鳍64的长度方向。

在图5的示例中，栅极电介质66示为被形成为在鳍64之上(例如， 在鳍64的顶表面和侧壁之上)并在STI区域62之上。在其他实施例中， 栅极电介质66可以通过例如鳍64的材料的热氧化来形成，因此，可以形 成为在鳍64之上而不在STI区域62之上。这些和其他变形完全旨在包括 在本公开的范围内。

图6-14和图15A示出了FinFET器件100的沿着横截面A-A(沿着鳍 64的纵轴)的进一步工艺的截面图。注意，在图6中，在鳍64之上形成 两个虚设栅极结构75。本领域技术人员将理解，可以在鳍64之上形成多 于或少于两个的虚设栅极结构，这些和其他变形完全旨在包括在本公开的 范围内。

如图6所示，在鳍64中形成轻微掺杂漏极(LDD)区域65。LDD区 域65可以通过等离子体掺杂工艺形成。等离子体掺杂工艺可以包括形成 和图案化诸如光致抗蚀剂之类的掩模，以覆盖FinFET的将被保护免受等 离子体掺杂工艺的区域。等离子体掺杂工艺可以在鳍64中注入N型或P 型杂质以形成LDD区域65。例如，可以在鳍64中注入诸如硼之类的P型 杂质以形成用于P型器件的LDD区域65。作为另一示例，可以在鳍64中 注入诸如磷之类的N型杂质以形成用于N型器件的LDD区域65。在一些 实施例中，LDD区域65邻接FinFET器件100的沟道区域。LDD区域65 的部分可以在栅极电极68下方延伸并延伸到FinFET器件100的沟道区域 中。图6示出了LDD区域65的非限制性示例。LDD区域65的其他配置、 形状和形成方法也是可能的，并且完全旨在包括在本公开的范围内。例如， 可以在形成栅极间隔件87之后形成LDD区域65。在一些实施例中，省略 LDD区域65。

仍参考图6，在形成LDD区域65之后，在虚设栅极结构75周围形成 栅极间隔件87。栅极间隔件87可以包括第一栅极间隔件和第二栅极间隔 件(未单独示出)。例如，第一栅极间隔件可以是栅极密封间隔件，并且 形成在栅极电极68的相反侧壁和栅极电介质66的相反侧壁。第二栅极间 隔件形成在第一栅极间隔件上。第一栅极间隔件可以由氮化物形成，例如， 氮化硅、氮氧化硅、碳氮化硅等、或其组合，并且可以使用例如热氧化、 CVD或其他合适的沉积工艺来形成。第二栅极间隔件可以使用适当的沉积 方法而由氮化硅、碳氮化硅、其组合等形成。

在实施例中，通过首先在FinFET器件100之上共形地沉积第一栅极 间隔件层，然后在所沉积的第一栅极间隔件层之上共形地沉积第二栅极间 隔件层，来形成栅极间隔件87。接下来，执行各向异性刻蚀工艺，例如， 干法刻蚀工艺，以去除第二栅极间隔件层的设置在FinFET器件100的上 表面(例如，掩模70的上表面)上的第一部分，而保留第二栅极间隔件 层的沿着虚设栅极结构的侧壁设置的第二部分。在各向异性蚀刻工艺之后 剩余的第二栅极间隔件层的第二部分形成第二栅极间隔件。各向异性蚀刻 工艺还去除了第一栅极间隔件层的设置在第二栅极间隔件的侧壁之外的部 分，并且第一栅极间隔件层的剩余部分形成第一栅极间隔件。

如图6所示的栅极间隔件87的形状和形成方法仅是非限制性示例， 并且其他形状和形成方法是可能的。这些和其他变形完全旨在包括在本公 开的范围内。

接下来，如图6所示，在鳍64中形成源极/漏极区域80。为形成源极/ 漏极区域80，在鳍64中与虚设栅极结构75相邻地形成凹槽，例如，在相 邻的虚设栅极结构75之间和/或在虚设栅极结构75旁边。在一些实施例中， 通过例如使用虚设栅极结构75和栅极间隔件87作为蚀刻掩模的各向异性 刻蚀工艺来形成凹槽，但也可以使用任何其他合适的蚀刻工艺。

接下来，在凹槽中形成源极/漏极区域80。通过使用适当的方法(例 如，金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延 (LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合) 在凹槽中外延生长材料，来形成源极/漏极区域80。

如图6所示，外延源极/漏极区域80可以具有从鳍64的相应表面凸出 (例如，在鳍64的非凹陷上表面之上凸出)的表面，并且可以具有小平 面。相邻的鳍64的源极/漏极区域80可以合并，以形成连续的外延源极/ 漏极区域80。在一些实施例中，相邻的鳍64的源极/漏极区域80不合并 在一起，并且保持分离的源极/漏极区域80。在一些实施例中，所得的FinFET是N型FinFET，并且源极/漏极区域80包括碳化硅(SiC)、硅磷 (SiP)、掺杂磷的硅化碳(SiCP)等。在一些实施例中，所得的FinFET 是P型FinFET，并且源极/漏极区域80包括SiGe和p型杂质，例如，硼 或铟。

外延源极/漏极区域80可以被注入掺杂剂以形成源极/漏极区域80，随 后进行退火工艺。注入工艺可以包括形成并图案化诸如光致抗蚀剂之类的 掩模，以覆盖FinFET器件100的将被保护免受注入工艺影响的区域。源 极/漏极区域80可以具有从约1E19 cm

接下来，在虚设栅极结构75之上形成第一层间电介质(ILD)90。在 一些实施例中，第一ILD 90由电介质材料形成，例如，氧化硅、磷硅酸盐 玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、 未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法进行沉积， 例如，CVD、PECVD或FCVD。可以执行诸如CMP工艺之类的平坦化工 艺，以去除掩模70。在平坦化工艺之后，第一ILD 90的顶表面与栅极电 极68的顶表面齐平。

接下来，在图7-8中，执行实施例后栅极工艺(有时称为替换栅极工 艺)，以分别用有源栅极(也可以称为替换栅极或金属栅极)和(一种或 多种)有源栅极电介质材料来替换栅极电极68和栅极电介质66。因此， 在后栅极工艺中，栅极电极68和栅极电介质66可以分别称为虚设栅极电 极和虚设栅极电介质。在一些实施例中，有源栅极是金属栅极。

参考图7，去除虚设栅极结构75，以在栅极间隔件87之间形成凹槽 88。根据一些实施例，为去除虚设栅极结构75，栅极电极68以及栅极电 极68正下方的栅极电介质66在(一个或多个)蚀刻步骤被去除，从而在 栅极间隔件87之间形成凹槽88。每个凹槽88暴露相应的鳍64的沟道区 域。在虚设栅极去除期间，栅极电介质66可以在栅极电极68被蚀刻时用作蚀刻停止层。然后可以在去除栅极电极68之后去除栅极电介质66。

接下来，在图8中，在替换栅极结构97(也称为金属栅极结构)的凹 槽88中形成栅极电介质层94、阻挡层96、功函数层98和栅极电极99。 栅极电介质层94被共形地沉积在凹槽88中，例如，在鳍64的顶表面和侧 壁上并在栅极间隔件87的侧壁上，以及在第一ILD 90的顶表面上(未示 出)。根据一些实施例，栅极电介质层94包括氧化硅、氮化硅、或其多 个层。在其他实施例中，栅极电介质层94包括高k电介质材料，并且在 这些实施例中，栅极电介质层94可以具有大于约7.0的k值，并且可以包 括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合的金属氧化物或硅酸盐。 栅极电介质层94的形成方法可以包括分子束沉积(MBD)、原子层沉积 (ALD)、PECVD等。

接下来，在栅极电介质层94之上共形地形成阻挡层96。阻挡层96可 以包括诸如氮化钛之类的导电材料，但可以替代地使用诸如氮化钽、钛、 钽等之类的其他材料。阻挡层96可以使用诸如PECVD之类的CVD工艺 来形成。然而，可以替代地使用其他替代工艺，例如，溅射、金属有机化 学气相沉积(MOCVD)、或ALD。

在一些实施例中，接下来，可以在阻挡层96之上的凹槽中形成功函 数层98，例如，P型功函数层或N型功函数层。可以包括在P型器件的栅 极结构中的示例性P型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、 ZrSi

接下来，在功函数层98之上共形地形成种子层(未示出)。种子层 可以包括铜、钛、钽、氮化钛、氮化钽等、或其组合，并且可以通过ALD、 溅射、PVD等来沉积。在一些实施例中，种子层是金属层，其可以是单层， 或包括由不同材料形成的多个子层的复合层。例如，种子层包括钛层和位 于钛层之上的铜层。

接下来，在种子层之上沉积栅极电极99，并填充凹槽的剩余部分。栅 极电极99可以由含金属材料制成，例如，Cu、Al、W等、其组合、或其 多个层，并且可以通过例如电镀、化学镀、或其他合适的方法形成。在形 成栅极电极99之后，可以执行诸如CMP之类的平坦化工艺，以去除栅极 电介质层94、阻挡层96、功函数层98、种子层和栅极电极99的多余部分， 这些多余部分在第一ILD 90的顶表面之上。因此，栅极电介质层94、阻 挡层96、功函数层98、种子层和栅极电极99的所得的剩余部分形成所得 的FinFET器件100的替换栅极结构97。

接下来参考图9，在第一ILD 90中形成接触件102(也称为源极/漏极 接触件)，以电耦合到相应的下面的源极/漏极区域80。为形成接触件102， 使用例如光刻和蚀刻技术来穿过第一ILD 90形成开口，以暴露源极/漏极 区域80。接下来，在开口中(例如，共形地)形成阻挡层(未单独示出)。 阻挡层可以包括诸如氮化钛之类的导电材料，但可以替代地利用诸如氮化 钽、钛、钽等之类的其他材料。阻挡层可以使用ALD、CVD、PECVD、 MOCVD等来形成。接下来，在开口中形成导电材料，以填充开口。导电 材料可以是含金属材料，例如，Cu、Al、W等、其组合、或其多个层，并 且可以通过例如电镀、化学镀、或其他合适的方法形成。可以执行诸如 CMP之类的平坦化工艺，以去除各个层(例如，阻挡层和导电材料)布置 在第一ILD90的上表面之上的多余部分。

在一些实施例中，在形成阻挡层和导电材料以填充开口之前，在源极/ 漏极区域80之上形成可选的硅化物区域95。在一些实施例中，通过以下 工艺形成硅化物区域95：首先在外延源极/漏极区域80的暴露部分之上沉 积能够与半导体材料(例如，硅，锗)反应以形成硅化物区域或锗化物区 域的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、 稀土金属、或它们的合金，然后执行热退火工艺以形成硅化物区95。所沉 积的金属的未反应部分然后例如通过蚀刻工艺被去除。尽管区域95被称 为硅化物区域，但区域95也可以是锗化物区域或硅锗化物区域(例如， 包括硅化物和锗化物的区域)。

仍参考图9，在第一ILD 90之上形成第二ILD 92。在一些实施例中， 第二ILD 92是通过可流动CVD方法形成的可流动膜。在一些实施例中， 第二ILD 92由诸如氧化硅、PSG、BSG、BPSG、USG等之类的介质材料 形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。 诸如通孔104/106和导电线105之类的导电特征被形成在第二ILD 92中， 并且电耦合至相应的下面的导电特征(例如，接触件102或金属栅极结构 97)。通孔104/106和导电线105可以使用诸如镶嵌或双镶嵌之类的任何 合适的形成方法由导电材料(例如，铜)形成。在所示的实施例中，导电 线105的上表面与第二ILD 92的上表面齐平，因而被第二ILD 92的上表 面暴露。

接下来，参考图10，在第二ILD 92之上形成虚设电介质层91，并且 在虚设电介质层91中形成通孔111。虚设电介质层91可以由例如氧化硅 形成，并且可以由与第二ILD 92相同的材料或与第二ILD 92不同的材料 形成。在一些实施例中，通孔111使用任何合适的形成方法由诸如Cu、W、 TiN、TaN、Ru、Co等之类的导电材料形成。如图10所示，通孔111中的每一个延伸穿过虚设电介质层91，并且通过下面的导电特征(例如，通孔 106)电耦合到金属栅极结构97。

接下来，在图11中，去除虚设电介质层91，并且通孔111暴露为在 第二ILD 92的上表面之上突出的导电柱。通孔111用作随后形成的铁电电 容器的底部电极，因此也可以称为铁电电容器的底部电极111。在所示的 实施例中，底部电极111中的每一个具有纵轴111C，该纵轴111C基本垂 直于衬底50的上表面(例如，主上表面)延伸。

在一些实施例中，通过蚀刻工艺去除虚设电介质层91(例如，氧化硅 层)。例如，使用包括氟化氢(HF)、三氟化氮(NF

接下来，在图12中，在第二ILD 92的上表面之上并在底部电极111 之上(例如，共形地)形成铁电层108。在一些实施例中，铁电层108包 括掺杂La、Y、Si或Ge的HfO

接下来，在铁电层108之上(例如，共形地)形成顶部电极层112。 在一些实施例中，顶部电极层112包括诸如Cu、W、TiN、TaN、Ru、Co、 等之类的导电材料，并且使用任何合适的形成方法来形成。在一些实施例 中，顶部电极层112的厚度在约3nm和约20nm之间。

接下来参考图13，执行各向异性蚀刻工艺以去除顶部电极层112的水 平部分，例如，沿着铁电层108的背离衬底的上表面的部分。顶部电极层 112的沿着铁电层108的侧壁(或沿着底部电极111的侧壁)的剩余部分 形成顶部电极的一部分(参见例如图15E中的113)。作为示例，各向异 性蚀刻工艺可以是使用包括氯(Cl

在图13的示例中，底部电极111具有三维结构(例如，在第二ILD 92之上突出的金属柱)。铁电层108围绕底部电极111，例如，沿着底部 电极111的侧壁并与之接触地延伸。顶部电极层112的剩余部分围绕铁电 层108(的部分)，例如，沿着铁电层108的侧壁并与之接触地延伸。

接下来，图14，在图13所示的结构之上形成电介质层110，并且在 电介质层110中形成导电特征(例如，通孔114和导电线116)。电介质 层110以及电介质层110中的导电特征的材料和形成方法可以与上面针对 第二ILD 92及其中的导电特征所讨论的那些相同或相似，因此可以不重复 细节。如图14所示，铁电层108、顶部电极层112的剩余部分、导电线116和电介质层110具有共面的上表面。在所示的实施例中，通孔114延 伸穿过铁电层108，以电耦合到下面的导电线105。

接下来，在图15A中，在电介质层110之上形成电介质层120，并在 电介质层120中形成导电特征(例如，通孔128/124和导电线126)。电 介质层120以及电介质层120中的导电特征的材料和形成方法可以与上面 针对第二ILD 92及其中的导电特征所讨论的那些相同或相似，因此可以不 重复细节。

在图15A的示例中，通孔128中的每一个电耦合到铁电层108的下面 部分以及顶部电极层112的剩余部分。换句话说，通孔128的宽度W1大 于铁电层108的下面部分的宽度W3(在铁电层108的背离底部电极111 的外侧壁之间测量)，使得通孔128连接位于铁电层108的相反外侧壁的 顶部电极层112的剩余部分，以形成顶部电极113(参见图15E)。顶部 电极113(包括通孔128的下部和顶部电极层112的剩余部分)、底部电 极111、以及位于其间的铁电层108的部分形成三维铁电电容器166(参 见图15E)。因此，图15A示出了两个铁电电容器，每个铁电电容器与下 面的FinFET的金属栅极结构相耦合以形成1T-1C FRAM存储器单元，因 此图15A示出了两个1T-1C FRAM存储器单元。在图15A中，通孔128 的宽度W1也大于通孔124的宽度W2，该通孔124电耦合至下面的导电 线116。在一些实施例中，宽度W1在宽度W2的约3倍至约20倍之间。

在一些实施例中，铁电层108具有两个电极化方向，其用于将数字值 (例如，0或1)存储在FRAM存储器单元中。例如，当1T-1C FRAM存 储器单元中的铁电层108具有第一电极化方向时，1T-1C FRAM存储器单 元中的FinFET具有第一阈值电压(例如，1V)。当1T-1CFRAM存储器 单元中的铁电层108具有第二电极化方向时，FinFET具有第二阈值电压 (例如，2V)。两个阈值电压之间的差可以被称为阈值电压偏移。较大 阈值电压偏移使得更容易(例如，更不容易出错)地读出存储在存储器单 元中的数字值。例如，当读取电压(在两个阈值电压之间的电压)被施加 到FinFET的栅极(例如，施加于通孔128)时，取决于铁电层108的极化 方向(因此取决于阈值电压)，1T-1C存储器单元中的FinFET可导通或可 不导通，这产生流过FinFET的电流量的差异。流过FinFET的电流的差异 被用于确定存储在存储器单元中的数字值。在上面具有两个阈值电压1V 和2V的示例中，假设使用1.5V的读取电压，则±0.5V的裕量可用来容 忍器件变化。利用当前公开的用于1T-1C FRAM存储器单元中的铁电电容 器的三维结构，实现了铁电电容器中的铁电层108的面积与FinFET的沟 道区域的面积(例如，由金属栅极结构97接触的鳍64的面积)之间的较 大比率，这增加了所形成的FRAM存储器单元的阈值电压偏移。对于上面 的示例，两个阈值电压(例如，1V和2V)可以分别变为0.5V和2.5V， 这允许使用1.5V的读取电压，并具有±1V的裕量来容忍更多器件变化， 因此更可靠且更不容易出错。

图15B-图15D示出了图15A的FinFET器件100沿着图15A中的横截 面D-D的各种实施例截面图。在图15B的截面图(例如，平面图)中，底 部电极111具有圆形横截面。铁电层108围绕底部电极111设置，并且具 有环形横截面。顶部电极层112的剩余部分围绕铁电层108设置，并且也 具有环形横截面。此外，通孔114也具有圆形横截面。

在图15C中，底部电极111和通孔114具有矩形或方形横截面。由于 铁电层108和顶部电极层112围绕底部电极111共形地形成，所以铁电层 108和顶部电极层112具有中空矩形(或中空方形)横截面。

在图15D中，底部电极111和通孔114具有多边形(例如，八边形) 横截面。由于铁电层108和顶部电极层112围绕底部电极111共形地形成， 所以铁电层108和顶部电极层112具有中空多边形(例如，中空八边形) 横截面。

图15B-图15D所示的各种横截面仅是非限制性示例，其他形状也是 可能的，并且完全旨在包括在本公开的范围内。此外，取决于例如用于形 成底部电极111的光刻和蚀刻工艺，底部电极111可以具有不同的三维结 构。例如，底部电极111的三维形状可以是棱柱或截头锥体。

图15E示出了图15A的FinFET器件100的一部分的放大图。具体地， 图15E示出了FinFET器件100的三维铁电电容器。如图15E所示，底部 电极111具有纵向中心轴111C。铁电层108实体接触底部电极111的侧壁 和顶表面，并沿着底部电极111的侧壁和顶表面延伸。在图15E的示例中， 铁电电容器的顶部电极113包括顶部电极层112的剩余部分以及通孔128 的下部128L。铁电层108的半径r可以在约8nm与约30nm之间。在一 些实施例中，在顶部电极层112的剩余部分的上表面与下表面之间测量的 铁电电容器166的高度H在约5nm与约200nm之间。可以相应地计算铁 电电容器166中的铁电层108的面积，该面积确定铁电电容器166的电容。 例如，假设底部电极111为圆形横截面，则铁电电容器166中的铁电层 108的面积被计算为πr

注意，通过具有铁电电容器166的三维结构，铁电电容器166的电容 可以通过半径r和高度H两者来调整。相反，平面铁电电容器(包括两个 平面电极和介于其间的平面铁电层)仅可通过更改平面电极的面积来调整 其电容。为了获得大电容，平面铁电电容器可能需要大电极面积，这会降 低集成密度。当前公开的用于铁电电容器(例如，166)的三维结构允许 在水平方向(例如，半径r)和垂直方向(例如，高度H)两者上调整电 容，从而允许以较小覆盖区(footprint)(或高集成密度)来实现大电容。

图16示出了根据另一实施例的FinFET器件100A的截面图。FinFET 器件100A类似于图15A的FinFET器件100，但两个铁电电容器具有不同 的高度H1和H2。这允许将具有不同电容值的铁电电容器集成到FinFET 器件100中，而对FinFET器件100的集成密度的负面影响较小或没有负 面影响。注意，由于较小高度H1，左侧的过孔128延伸到电介质层110中 以电耦合到下面的铁电层108，而右侧的过孔128在电介质层110的上表 面处接触下面的铁电层108。

图17-20示出了根据另一实施例的各个制造阶段的FinFET器件100B 的截面图。图17的工艺遵循图12的工艺。换句话说，图2-12和图17-20 示出了FinFET器件100B的制造工艺步骤。

参考图17，在底部电极111正上方形成经图案化的掩模89(例如， 经图案化的光致抗蚀剂)，例如，在顶部电极层112的沿着底部电极111 的顶表面延伸的部分上。

接下来，在图18中，执行各向异性蚀刻工艺，例如，等离子蚀刻工 艺，以去除铁电层108和顶部电极层112的超出经图案化的掩模89的横向 范围(参见图17)布置的部分。在各向异性蚀刻工艺之后，顶部电极层 112的剩余部分形成顶部电极113，第二ILD 92和导电线105被暴露。如 图18所示，顶部电极113具有倒U形，并从铁电层108的第一侧壁(例 如，图18中的左侧壁)沿着铁电层108的(剩余部分)的上表面连续地 延伸到铁电层108的第二相反侧壁(例如，图18中的右侧壁)。由于各 向异性蚀刻工艺，顶部电极113的侧壁与铁电层108的相应侧壁对齐。

注意，图18中的铁电层108具有两个不同的宽度。具体地，在底部 电极111之上的铁电层108的上部具有宽度W4，并且在顶部电极113下 方的铁电层108的下部具有宽度W5，其中，W5大于W4。铁电层108的 下部的侧壁分别与顶部电极113的背离底部电极111的侧壁对齐。

接下来，在图19中，在第二ILD 92之上形成电介质层110，并且在 电介质层110中形成诸如通孔114和导电线116之类的导电特征。电介质 层110和导电特征114/116的材料和形成方法与上面参考图14讨论的那些 相同或相似，因此不再重复细节。

接下来，在图20中，在电介质层110之上形成电介质层120，并且在 电介质层120中形成诸如通孔124和导电线126之类的导电特征。电介质 层120和导电特征124/126的材料和形成方法与上面参考图15A讨论的那 些相同或相似，因此不再重复细节。注意，在图20的示例中，连接到顶 部电极113的通孔128和连接到导电线116的通孔124具有相同的宽度，而在图15A中，连接到铁电层108的通孔128比连接到导电线116的通孔 124更宽。

图21示出了根据又一实施例的FinFET器件100C的截面图。FinFET 器件100C与图20中的FinFET器件100B相似，但两个三维铁电电容器分 别具有不同的高度H3和H4，这允许实现具有较大、不同电容的铁电电容 器，而对集成密度的负面影响较小或没有负面影响。

图22示出了根据一些实施例的形成半导体器件的方法1000的流程图。 应理解，图22所示的实施例方法仅是许多可能的实施例方法的示例。本 领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移 除、替换、重新布置和重复如图22所示的各个步骤。

参考图22，在步骤1010处，在突出于衬底之上的鳍之上形成栅极结 构。在步骤1020处，在栅极结构之上形成第一电介质层。在步骤1030处， 在第一电介质层中形成第一通孔，该第一通孔电耦合至栅极结构。在步骤 1040处，在第一电介质层之上形成铁电电容器，其中，形成铁电电容器包 括：在第一电介质层之上形成底部电极，该底部电极在第一电介质层的远 离衬底的上表面之上突出，底部电极电耦合至第一通孔；在底部电极之上 并在第一电介质层的上表面之上共形地形成铁电膜；在铁电膜之上共形地 形成顶部电极层；以及执行各向异性刻蚀工艺，以去除顶部电极层的沿着 铁电膜的背离衬底的上表面延伸的第一部分，其中，在各向异性刻蚀工艺 之后，顶部电极层的第二部分保留并沿着铁电膜的侧壁延伸。

实施例可以实现优点。例如，所公开的铁电电容器的三维结构允许沿 水平方向(例如，通过调整半径r)和垂直方向(例如，通过调整高度H) 两者来灵活地调节电容。所公开的结构允许在不增加集成铁电电容器的覆 盖区的情况下实现大电容，从而允许宽存储器设计窗口，而对集成密度具 有较小影响或没有影响。所公开的铁电电容器的三维结构增加了阈值电压 偏移，因此使得存储器单元的读取操作更容易并且更不容易出错。此外， 所公开的铁电电容器的制造工艺可以容易地集成到用于制造FRAM存储器 器件的现有CMOS工艺流程中。

根据实施例，一种半导体器件包括：衬底；鳍，在衬底之上突出；栅 极结构，位于鳍之上；底部电极，位于栅极结构之上并与栅极结构电耦合； 铁电层，围绕底部电极；以及顶部电极，围绕铁电层。在实施例中，底部 电极的纵轴垂直于衬底的主上表面。在实施例中，铁电层接触底部电极的 侧壁和底部电极的上表面，并沿着底部电极的侧壁和底部电极的上表面延 伸。在实施例中，顶部电极接触铁电层的侧壁并沿着铁电层的侧壁延伸。 在实施例中，顶部电极进一步接触铁电层的上表面并沿着铁电层的上表面 延伸。在实施例中，在顶部电极的背离底部电极的外部侧壁之间测量的第 一宽度与在铁电层的背离底部电极的外部侧壁之间测量的第二宽度相同。 在实施例中，顶部电极包括第一导电材料，该第一导电材料沿着铁电层的 侧壁延伸，并且顶部电极包括第二导电材料，该第二导电材料沿着铁电层 的上表面延伸，其中，第一导电材料与第二导电材料不同。在实施例中， 底部电极和铁电层设置在位于鳍之上的第一电介质层中，其中，半导体器 件还包括：第二电介质层，位于第一电介质层之上；第一通孔，位于第二 电介质层中并与铁电层实体接触；以及第二通孔，位于第二电介质层中与 第一通孔相邻，其中，第一通孔的宽度大于第二通孔的宽度。在实施例中， 第一通孔包括第二导电材料。在实施例中，第一通孔的宽度在第二通孔的 宽度的约三倍和约二十倍之间。

根据实施例，一种半导体器件包括：鳍，在衬底之上突出；第一栅极 结构，位于鳍之上；以及第一铁电电容器，位于第一栅极结构之上并与第 一栅极结构电耦合，其中，第一铁电电容器包括：第一底部电极，位于第 一栅极结构之上并与第一栅极结构电耦合；第一铁电膜，围绕第一底部电 极，其中，第一铁电膜沿着第一底部电极的侧壁和顶表面延伸；以及第一 顶部电极，围绕第一铁电膜。在实施例中，半导体器件还包括：第一电介 质层，位于第一栅极结构之上，其中，第一电介质层在第一栅极结构和第 一铁电电容器之间；以及第一导电特征，位于第一电介质层中，该第一导 电特征将第一栅极结构和第一底部电极电耦合。在实施例中，第一铁电膜 沿着第一电介质层的上表面延伸超过第一顶部电极的背离第一底部电极的 外部侧壁。在实施例中，第一顶部电极包括第一材料，该第一材料沿着第 一铁电膜的侧壁并沿着第一铁电膜的上表面连续地延伸。在实施例中，第 一顶部电极的材料与第一底部电极的材料不同。在实施例中，半导体器件 还包括：第二栅极结构，位于鳍之上；以及第二铁电电容器，位于第二栅 极结构之上并与第二栅极结构电耦合，其中，第二铁电电容器包括：第二 底部电极，位于第二栅极结构之上并与第二栅极结构电耦合，其中，第一 底部电极的第一高度大于第二底部电极的第二高度，其中，第一高度和第 二高度是沿着与衬底的主上表面垂直的第一方向测量的；第二铁电膜，围 绕第二底部电极，其中，第二铁电膜沿着第二底部电极的侧壁和顶表面延 伸；以及第二顶部电极，围绕第二铁电膜。

根据实施例，一种形成半导体器件的方法包括：在突出于衬底之上的 鳍之上形成栅极结构；在栅极结构之上形成第一电介质层；在第一电介质 层中形成第一通孔，该第一通孔电耦合至栅极结构；以及在第一电介质层 之上形成铁电电容器，其中，形成铁电电容器包括：在第一电介质层之上 形成底部电极，该底部电极在第一电介质层的远离衬底的上表面之上突出， 底部电极电耦合至第一通孔；在底部电极之上并在第一电介质层的上表面之上共形地形成铁电膜；在铁电膜之上共形地形成顶部电极层；以及执行 各向异性刻蚀工艺，以去除顶部电极层的沿着铁电膜的背离衬底的上表面 延伸的第一部分，其中，在各向异性刻蚀工艺之后，顶部电极层的第二部 分保留并沿着铁电膜的侧壁延伸。在实施例中，形成底部电极包括：在第 一电介质层之上形成虚设电介质层；在虚设电介质层中形成底部电极；以 及在形成底部电极之后，去除虚设电介质层。在实施例中，在各向异性蚀 刻工艺之后，铁电膜沿着第一电介质层的上表面延伸超过顶部电极层的第 二部分的背离底部电极的外部侧壁。在实施例中，该方法还包括：在执行 各向异性蚀刻工艺之前，在位于底部电极正上方的顶部电极层上形成经图 案化的掩模，其中，各向异性蚀刻工艺进一步去除铁电膜的延伸超过经图 案化的掩模的横向范围的部分。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种半导体器件，包括：衬底；鳍，在所述衬底之上突出； 栅极结构，位于所述鳍之上；底部电极，位于所述栅极结构之上并与所述 栅极结构电耦合；铁电层，围绕所述底部电极；以及顶部电极，围绕所述 铁电层。

示例2是示例1所述的半导体器件，其中，所述底部电极的纵轴垂直 于所述衬底的主上表面。

示例3是示例1所述的半导体器件，其中，所述铁电层接触所述底部 电极的侧壁和所述底部电极的上表面，并沿着所述底部电极的侧壁和所述 底部电极的上表面延伸。

示例4是示例3所述的半导体器件，其中，所述顶部电极接触所述铁 电层的侧壁并沿着所述铁电层的侧壁延伸。

示例5是示例4所述的半导体器件，其中，所述顶部电极进一步接触 所述铁电层的上表面并沿着所述铁电层的上表面延伸。

示例6是示例5所述的半导体器件，其中，在所述顶部电极的背离所 述底部电极的外部侧壁之间测量的第一宽度与在所述铁电层的背离所述底 部电极的外部侧壁之间测量的第二宽度相同。

示例7是示例5所述的半导体器件，其中，所述顶部电极包括第一导 电材料和第二导电材料，所述第一导电材料沿着所述铁电层的侧壁延伸， 所述第二导电材料沿着所述铁电层的上表面延伸，其中，所述第一导电材 料与所述第二导电材料不同。

示例8是示例7所述的半导体器件，其中，所述底部电极和所述铁电 层设置在位于所述鳍之上的第一电介质层中，其中，所述半导体器件还包 括：第二电介质层，位于所述第一电介质层之上；第一通孔，位于所述第 二电介质层中并与所述铁电层实体接触；以及第二通孔，位于所述第二电 介质层中与所述第一通孔相邻，其中，所述第一通孔的宽度大于所述第二 通孔的宽度。

示例9是示例8所述的半导体器件，其中，所述第一通孔包括所述第 二导电材料。

示例10是示例8所述的半导体器件，其中，所述第一通孔的宽度在 所述第二通孔的宽度的约三倍和约二十倍之间。

示例11是一种半导体器件，包括：鳍，在衬底之上突出；第一栅极 结构，位于所述鳍之上；以及第一铁电电容器，位于所述第一栅极结构之 上并与所述第一栅极结构电耦合，其中，所述第一铁电电容器包括：第一 底部电极，位于所述第一栅极结构之上并与所述第一栅极结构电耦合；第 一铁电膜，围绕所述第一底部电极，其中，所述第一铁电膜沿着所述第一 底部电极的侧壁和顶表面延伸；以及第一顶部电极，围绕所述第一铁电膜。

示例12是示例11所述的半导体器件，还包括：第一电介质层，位于 所述第一栅极结构之上，其中，所述第一电介质层在所述第一栅极结构和 所述第一铁电电容器之间；以及第一导电特征，位于所述第一电介质层中， 所述第一导电特征将所述第一栅极结构和所述第一底部电极电耦合。

示例13是示例12所述的半导体器件，其中，所述第一铁电膜沿着所 述第一电介质层的上表面延伸超过所述第一顶部电极的背离所述第一底部 电极的外部侧壁。

示例14是示例11所述的半导体器件，其中，所述第一顶部电极包括 第一材料，所述第一材料沿着所述第一铁电膜的侧壁并沿着所述第一铁电 膜的上表面连续地延伸。

示例15是示例11所述的半导体器件，其中，所述第一顶部电极的材 料与所述第一底部电极的材料不同。

示例16是示例11所述的半导体器件，还包括：第二栅极结构，位于 所述鳍之上；以及第二铁电电容器，位于所述第二栅极结构之上并与所述 第二栅极结构电耦合，其中，所述第二铁电电容器包括：第二底部电极， 位于所述第二栅极结构之上并与所述第二栅极结构电耦合，其中，所述第 一底部电极的第一高度大于所述第二底部电极的第二高度，其中，所述第 一高度和所述第二高度是沿着与所述衬底的主上表面垂直的第一方向测量 的；第二铁电膜，围绕所述第二底部电极，其中，所述第二铁电膜沿着所 述第二底部电极的侧壁和顶表面延伸；以及第二顶部电极，围绕所述第二 铁电膜。

示例17是一种形成半导体器件的方法，所述方法包括：在突出于衬 底上的鳍之上形成栅极结构；在所述栅极结构之上形成第一电介质层；在 所述第一电介质层中形成第一通孔，所述第一通孔电耦合至所述栅极结构； 以及在所述第一电介质层之上形成铁电电容器，其中，形成所述铁电电容 器包括：在所述第一电介质层之上形成底部电极，所述底部电极在所述第 一电介质层的远离所述衬底的上表面上突出，所述底部电极电耦合至所述 第一通孔；在所述底部电极之上并在所述第一电介质层的上表面之上共形 地形成铁电膜；在所述铁电膜之上共形地形成顶部电极层；以及执行各向 异性刻蚀工艺，以去除所述顶部电极层的沿着所述铁电膜的背离所述衬底 的上表面延伸的第一部分，其中，在所述各向异性刻蚀工艺之后，所述顶 部电极层的第二部分保留并沿着所述铁电膜的侧壁延伸。

示例18是示例17所述的方法，其中，形成所述底部电极包括：在所 述第一电介质层之上形成虚设电介质层；在所述虚设电介质层中形成底部 电极；以及在形成所述底部电极之后，去除所述虚设电介质层。

示例19是示例17所述的方法，其中，在所述各向异性蚀刻工艺之后， 所述铁电膜沿着所述第一电介质层的上表面延伸超过所述顶部电极层的第 二部分的背离所述底部电极的外部侧壁。

示例20是示例17所述的方法，还包括：在执行所述各向异性蚀刻工 艺之前，在位于所述底部电极正上方的所述顶部电极层上形成经图案化的 掩模，其中，所述各向异性蚀刻工艺进一步去除所述铁电膜的延伸超过所 述经图案化的掩模的横向范围的部分。