非易失存储器超高速读出电路及读出方法

摘要

本发明涉及一种非易失存储器超高速读出电路，包括存储单元阵列、读参考阵列和灵敏放大器，其中，所述灵敏放大器为锁存型灵敏放大器，包括：第一传输门，用于控制是否接收所述存储单元阵列被选中的存储单元读出的电信号；第二传输门，用于控制是否接收所述读参考阵列产生的读参考电信号；锁存模块，包括两个输入端，一个输入端与所述第一传输门相连，另一个输入端与所述第二传输门相连，用于在比较阶段比较两个输入端的电信号的差异并对两个输入端的电信号进行放大；所述第一传输门和第二传输门均设置有预充电模块，所述预充电模块用于在预充电阶段使得所述第一传输门和第二传输门的电信号维持在预设范围内。本发明能够缩短读取时间。

说明书

技术领域

本发明涉及集成电路技术领域，特别是涉及一种非易失存储器超高速读出电路及读出方法。

背景技术

非易失存储器的读操作是通过测量被选中的存储单元的电阻值来实现。一个预设的电压或电流被加于选中的存储单元，同时读取存储单元流过的电流或两端电压；再将读取电流或电压与一个参考读电流或电压相比较，即可确定存储单元的相态。参考读电压生成电路用于产生参考读电流或电压，灵敏放大器用于产生读出电流并对读出电流和参考读电流进行比较。

当存储阵列大于一定规模时，阵列中的寄生效应会使读电流在读操作开始后发生剧烈变化，传统的电流比较型灵敏放大器(见现有公开专利文献CN106875963A)，只有在读电流趋于稳定后才能得到正确的比较结果，因此限制了读取速度。例如，应用于每灵敏放大器512Kb的存储阵列设计时，读取时间约40ns。

发明内容

本发明所要解决的技术问题是提供一种非易失存储器超高速读出电路及读出方法，能够缩短读取时间。

本发明解决其技术问题所采用的技术方案是：提供一种非易失存储器超高速读出电路，包括存储单元阵列、读参考阵列和灵敏放大器，所述存储单元阵列中的位线与所述灵敏放大器相连，所述灵敏放大器连接所述读参考阵列，将所述读参考阵列的读参考电信号与所述存储单元阵列被选中的存储单元读出的电信号相比较，以产生被选中的存储单元的读出电信号，所述灵敏放大器为锁存型灵敏放大器，包括：第一传输门，与所述存储单元阵列相连，用于控制是否接收所述存储单元阵列被选中的存储单元读出的电信号；第二传输门，与所述读参考阵列相连，用于控制是否接收所述读参考阵列产生的读参考电信号；锁存模块，包括两个输入端，一个输入端与所述第一传输门相连，另一个输入端与所述第二传输门相连，用于在比较阶段比较两个输入端的电信号的差异并对两个输入端的电信号进行放大；所述第一传输门和第二传输门均设置有预充电模块，所述预充电模块用于在预充电阶段使得所述第一传输门和第二传输门的电信号维持在预设范围内。

所述锁存型灵敏放大器还包括平衡模块，所述平衡模块用于在待命阶段使所述锁存模块的两个输入端的输入电信号相等。

所述锁存模块在放大时将两个输入端的电信号中较大的电信号放大到第一预设值，将两个输入端的电信号中较小的电信号放大至第二预设值。

所述锁存模块包括第一NMOS管、第二NMOS管、第二PMOS管和第三PMOS管；所述第一NMOS管的栅极与所述第一传输门相连，源极接所述锁存模块的接地端，漏极与所述第二PMOS管的漏极相连；所述第二NMOS管的栅极与所述第二传输门相连，源极接所述锁存模块的接地端，漏极与所述第三PMOS管的漏极相连；所述第二PMOS管的栅极与所述第一传输门相连，源极接锁存模块的电源端；所述第三PMOS管的栅极与所述第二传输门相连，源极接锁存模块的电源端；所述第一NMOS管的漏极还与所述第二传输门相连，所述第二NMOS管的漏极还与所述第一传输门相连。

所述锁存型灵敏放大器还包括控制模块，所述控制模块用于控制所述锁存模块的工作状态。

所述控制模块包括第一PMOS管和第三NMOS管，所述第一PMOS管的栅极与读取控制反相信号相连，源极与电源端相连，漏极与所述锁存模块的电源端相连；所述第三NMOS管的栅极与读取控制信号相连，源极接地，漏极与所述锁存模块的接地端相连。

所述预设范围为所述存储单元处于非晶态和晶态的阈值电信号之间或低于相变存储电阻非晶态阈值电压。

所述读参考阵列为未进入选中阶段的另一个存储单元阵列。

所述未进入选中阶段的另一个存储单元阵列的字线地址信号始终处于不选中状态。

所述未进入选中阶段的另一个存储单元阵列与所述存储单元阵列共用字线地址信号，所述未进入选中阶段的另一个存储单元阵列的位线地址信号始终处于不选中状态。

所述读参考阵列包括参考单元、位线匹配模块、传输门寄生参数匹配模块和字线匹配模块；所述参考单元连接于参考字线与参考位线之间，用于提供参考电阻值；所述位线匹配模块连接于所述参考位线与不选字线之间，用于提供位线上的漏电寄生以匹配所述存储单元阵列中位线上存储单元的漏电寄生；所述传输门寄生参数匹配模块连接于参考位线上，用于提供传输门寄生参数以匹配所述存储单元阵列中的传输门寄生参数；所述字线匹配模块连接于参考字线与不选位线之间，用于提供字线上的漏电寄生以匹配所述存储单元阵列中字线上存储单元的漏电寄生。

本发明解决其技术问题所采用的技术方案是：还提供一种如上述非易失存储器超高速读出电路的读出方法，包括以下阶段：

预充电阶段：打开第一传输门和第二传输门，并通过所述预充电模块对所述第一传输门和第二传输门的输入端进行充电，使得所述锁存模块的两端的电信号维持在预设范围内；

选中阶段：停止预充电，并选中所述存储单元阵列中的存储单元，由于所述存储单元阵列和读参考阵列中电阻和阈值电压的差异，所述锁存模块的两端的电信号产生差异；

比较阶段：所述锁存模块进入工作状态，对两端的电信号进行比较，得到比较结果，并放大两端的电信号，产生被选中的存储单元的读出电信号。

所述预充电阶段前还包括待命阶段：在待命阶段时所述平衡模块使得所述锁存模块的两个输入端的输入电信号相等。

有益效果

由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明通过采用电压锁存型灵敏放大器，再配合预充电、位线、字线、传输门寄生漏电等匹配技术，实现了约1ns的读取时间，速度比传统技术提高了40倍以上。

附图说明

图1是本发明第一实施方式的结构示意图；

图2是本发明第一实施方式中灵敏放大器的结构示意图；

图3是本发明第一实施方式中读参考阵列的结构示意图；

图4是采用本发明第一实施方式的读出时序图；

图5和图6是本发明第一实施方式的仿真结果图；

图7是本发明第二实施方式的结构示意图。

具体实施方式

下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

本发明的实施方式涉及一种非易失存储器超高速读出电路，如图1所示，包括存储单元阵列、读参考阵列和灵敏放大器，所述存储单元阵列中的位线与所述灵敏放大器相连，所述灵敏放大器连接所述读参考阵列，将所述读参考阵列的读参考电信号与所述存储单元阵列被选中的存储单元读出的电信号相比较，以产生被选中的存储单元的读出电信号。

本实施方式中，存储单元阵列包括WL驱动模块，负责将字线地址信号X

如图2所示，所述灵敏放大器为电压锁存型灵敏放大器，包括第一传输门TG1、第二传输门TG2、电压平衡模块、控制模块、锁存模块和预充电模块。

其中，所述一传输门TG1与所述存储单元阵列相连，用于控制是否接收所述存储单元阵列被选中的存储单元读出的电压信号；所述第二传输门TG2与所述读参考阵列相连，用于控制是否接收所述读参考阵列产生的读参考电压信号。

锁存模块，包括两个输入端，一个输入端与所述第一传输门TG1相连，另一个输入端与所述第二传输门TG2相连，用于在比较阶段比较两个输入端的电压信号的差异并对两个输入端的电压信号进行放大。所述锁存模块在放大时将两个输入端的电压信号中较大的电压信号放大到VDD，将两个输入端的电压信号中较小的电压信号放大至VSS，如此能够快速得到比较结果。

本实施方式中，所述锁存模块包括第一NMOS管NM1、第二NMOS管NM2、第二PMOS管PM2和第三PMOS管PM3；所述第一NMOS管NM1的栅极与所述第一传输门TG1相连，源极接地，漏极与所述第二PMOS管PM2的漏极相连；所述第二NMOS管NM2的栅极与所述第二传输门TG2相连，源极接地，漏极与所述第三PMOS管PM3的漏极相连；所述第二PMOS管PM2的栅极与所述第一传输门TG1相连，源极接电源端VDD；所述第三PMOS管PM3的栅极与所述第二传输门TG2相连，源极接电源端VDD；所述第一NMOS管NM1的漏极还与所述第二传输门TG2相连，所述第二NMOS管NM2的漏极还与所述第一传输门TG1相连。

预充电模块，分别设置在所述第一传输门TG1和第二传输门TG2的一端，所述预充电模块用于在预充电阶段使得所述第一传输门TG1和第二传输门TG2的电压信号维持在预设范围内，该预设范围为所述存储单元处于非晶态和晶态的阈值电信号之间或低于相变存储电阻非晶态阈值电压。

本实施方式中，预充电模块包括第四NMOS管NM4和第五NMOS管NM5，其中，第四NMOS管NM4的栅极与预充电信号PC相连，源极与第一传输门TG1相连，漏极接电压V

电压平衡模块，用于在待命阶段使所述锁存模块的两个输入端的输入的电压信号相等，以便为下一次读取做好准备。本实施方式中，电压平衡模块包括第六NMOS管NM6，该第六NMOS管NM6的栅极与读取控制反相信号相连，源极与所述锁存模块与第一传输门TG1相连的一端相连，漏极与所述锁存模块与第二传输门TG2相连的一端相连。

控制模块，用于控制所述锁存模块的工作状态。本实施方式中，控制模块包括第一PMOS管PM1和第三NMOS管NM3，其中，第一PMOS管PM1的栅极与读取控制反相信号相连，源极与电源端VDD相连，漏极与锁存模块的电源端相连；第三NMOS管NM3的栅极与读取控制信号相连，源极接地，漏极与锁存模块的接地端相连。

如图3所示，本实施方式中的读参考阵列用于为灵敏放大器提供参考值和寄生漏电匹配，包括参考单元31、位线匹配模块32、传输门寄生参数匹配模块34和字线匹配模块33。

字线匹配模块33连接于所述参考字线WL

所述参考单元31包括参考电阻R

位线匹配模块32连接于所述参考位线BL

所述传输门寄生参数匹配模块34包括传输门LTG

所述本地传输门寄生参数匹配单元LTG包括(m-1)个并联的第三传输门，其中m为所述存储单元阵列中连接于同一根本地位线的位线个数；各第三传输门的结构、尺寸与所述读参考电路中的传输门LTG

采用本实施方式的非易失存储器超高速读出电路时，读出时序如图4所示，以X1，Y1为高电平时为选中存储单元为例进行说明，包括以下阶段：

待命阶段：字线地址信号X1，位线地址信号Y1，读取控制信号RE，预充电选中信号EN，预充电信号PC皆为0。第六NMOS管打开，VOUT1/VOUT2电压相等，即锁存模块的两个输入端的输入的电压信号相等。

预充电阶段：位线地址信号Y1、RE、EN、PC为高电平，灵敏放大器对LBL

选中阶段：X1信号变高电平，PC信号变低电平，预充电停止，而存储单元被选中，因存储阵列的存储单元和读参考阵列中参考单元的电阻和阈值电压等差异，灵敏放大器的V

比较阶段：Y1、X1、EN变低电平，存储单元不再选中，第一传输门TG1和第二传输门TG2关闭，灵敏放大器的V

如图5所示，采用本实施方式的读出电路读取非晶态相变电阻(R＝2MΩ)的仿真结果为1.19ns，如图6所示，采用本实施方式的读出电路读取晶态相变电阻(R＝10KΩ)的仿真结果为1.12ns，从仿真结果表明，应用于每灵敏放大器16Mb的存储阵列设计时，读取时间约1ns，该速度比传统技术提高了40倍以上。

本发明的第二实施方式同样涉及一种非易失存储器超高速读出电路，如图7所示，该电路与第一实施方式的区别在于，本实施方式中读参考阵列采用未进入选中阶段的另一个存储单元阵列。该未进入选中阶段的存储单元阵列的X信号一直为低；或者该未进入选中阶段的存储单元阵列和存储单元阵列共用相同的X信号，但进入选中阶段的存储单元阵列的Y信号不选中，使未进入选中阶段的存储单元阵列中的存储单元不被选中。在进行读取时，由于未进入选中阶段的存储单元阵列始终是未选中，因此其相当于一个读参考阵列。

不难发现，本发明通过采用电压锁存型灵敏放大器，再配合预充电、位线、字线、传输门寄生漏电等匹配技术，实现了约1ns的读取时间，速度比传统技术提高了40倍以上。