重新排序存储器位元的方法及重新排序电路以及累加电路

摘要

本发明提供一种重新排序存储器位元的方法，其中包括：提供多个位元修补资料分别对应多个存储器位元以供标记对应的存储器位元是否为不佳位元；根据该多个位元修补资料产生多个选择信号；根据该多个位元修补资料及该多个选择信号或根据该多个选择信号从该多个存储器位元中选取多个良好的存储器位元并分别耦接至该存储器的多个输入输出端。

说明书

技术领域

本发明有关一种存储器，特别是关于一种重新排序存储器位元的方法及重新排序电路以及累加电路。

背景技术

在存储器中，会因为在制造过程中的各种非理想因素而产生不佳存储器位元，因此最初设计存储器时，会利用内部的部分空间设置多余存储器位元，当存储器经由测试发现具有不佳存储器位元时，可以使用多余存储器位元取代这些不佳存储器位元，以发挥修复效能，提升存储器的制造良率。传统的修复存储器方式是在设计时加入多余列(rowredundancy)或多余行(column redundancy)的辅助电路，以在发现存储器中具有不佳存储器位元时，可以取代包含该不佳存储器位元的行或列。

然而，传统的方法是替换一整行或一整列的存储器位元，因此除了替换不佳存储器之外，也会替换一行或一列中的良好存储器位元，造成浪费。此外随着存储器尺寸缩小及存储器容量增大，存储器位元阵列密度随之提高，因此不佳存储器位元的数量也随之增多，设置多余行或多余列的空间需求也变多，导致若要配置足够的多余行或多余列的存储器位元进行替换，则所需额外的面积相当庞大。因此替换一整行或一整列的存储器位元的方式已不适用在小体积且大容量的存储器中。相对于传统方法，本发明使用位元取代位元方法，在与传统方法具有相同或更少多余存储器的情况下，达成更有效率的修补效果。

发明内容

本发明的目的之一，在于提出一种存储器的重新排序电路及重新排序存储器位元的方法。

根据本发明，一种重新排序存储器位元的方法包括：提供多个位元修补资料分别对应多个存储器位元以供判断对应的存储器位元是否有缺陷；根据该多个位元修补资料产生多个选择信号；根据该多个位元修补资料及该多个选择信号或根据该多个选择信号从该多个存储器位元中选取多个良好的存储器位元并分别耦接至该存储器的多个输入输出端。

根据本发明，一种存储器的重新排序电路包括多个判断电路。在一实施例中，该多个判断电路分别接收对应多个一般存储器位元的多个第一位元修补资料以产生多个选择信号，该重新排序电路根据该多个第一位元修补资料及该多个选择信号由多个一般存储器位元及多个多余存储器位元中选择良好的存储器位元耦接至该存储器的多个输入输出端。在另一实施例中，该多个判断电路的第M个判断电路根据对应多个存储器位元的多个位元修补资料中的第M个位元修补资料至第M+N个位元修补资料产生一选择信号，其中M及N为大于0的整数，其中该多个存储器位元包括多个一般存储器位元及多个多余存储器位元，该重新排序电路根据该选择信号从第M个存储器位元至第M+N个存储器位元中选择其中一个良好的存储器位元耦接至该存储器的一个输入输出端。

相对于传统方法，本发明使用位元取代位元方法，在与传统方法具有相同或更少多余存储器的情况下，本发明能达成更有效率的修补效果。此外，传统方法需要较复杂的电路来判断不佳位元的位置及未被使用的多余存储器，因此面积较大且处理速度较慢，而本发明的重新排序电路可利用简单的逻辑门来判断不佳位元及未被使用的多余存储器，故本发明的重新排序电路的面积较小且处理速度较快。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为应用本发明重新排序电路的存储器；

图2为图1中重新排序电路的实施例；

图3为图2中多工器的实施例；

图4为应用在图2中判断电路的基本电路；

图5为图2中判断电路的实施例；

图6为图4的基本电路的概念图；

图7为图5电路的概念图；

图8为图4的基本电路的另一种实施例；

图9为本发明重新排序存储器位元的方法的另一实施例；

图10为图9中重新排序电路的实施例；

图11为图10中的多工器；

图12为构成图10中判断电路的基本电路；

图13为图12电路的概念图；

图14为图10中判断电路的实施例；

图15为图14电路的概念图；

图16为图12中基本电路的另一实施例；

图17为一种累加电路的实施例。

符号说明：

10、存储器；12、重新排序电路；20、判断电路；22、判断电路；24、判断电路；26、判断电路；30、多工器；3002、反相器；3003、反相器；3004、开关；3005、反相器；3006、与门；3007、反相器；3008、开关；3009；反相器；3010、与门；3011、反相器；3012、开关；3013、反相器；3014、与门；3015、反相器；3016、开关；3017、反相器；3018、与门；3019、反相器；3020、开关；32、多工器；34、多工器；36、多工器；40、多余位元排序电路；50、基本电路；52、与非门；54、反相器；56、与非门；58、与非门；60、PMOS晶体管；62、NMOS晶体管；70、判断电路；72、判断电路；74、判断电路；76、判断电路；78、多工器；7802、反相器；7804、开关；7803、反相器；7805、反相器；7807、反相器；7808、开关；7809、反相器；7811、反相器；7812、开关；7813、反相器；7815、反相器；7816、开关；7817、反相器；7819、反相器；7820、开关；80、多工器；82、多工器；84、多工器；90、基本电路；92、与非门；94、反相器；96、与非门；98、与非门；100、NMOS晶体管；102、PMOS晶体管；100、不佳位元累加电路；112、基本电路；114、开关；116、开关；118、信号检测器及计数器；110、累加电路；1121、与非门；1123、与非门；1124、与非门；1122、反相器。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的之一，在于提出一种存储器的重新排序电路及重新排序存储器位元的方法。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为应用本发明的存储器10，其包括多个存储器位元G1～Gm及R1～Rn、重新排序电路12及多个输入输出端I/O1～I/Om，其中m及n为正整数。存储器位元G1～Gm为一般存储器位元，而存储器位元R1～Rn为多余存储器位元，资料DG1至资料DGm为存储器位元G1～Gm中储存的资料，资料DR1至资料DRn为存储器位元R1～Rn中储存的资料。在之后的说明中，为了方便说明及更容易理解本发明技术，资料DG1～DGm及DR1～DRn分别等同视为存储器位元G1～Gm及R1～Rn。存储器10在经过检测后产生多个位元修补资料RPG1～RPGm及RPR1～RPRn，其中位元修补资料RPG1～RPGm分别对应一般存储器位元G1～Gm，位元修补资料RPR1～RPRn分别对应多余存储器位元R1～Rn，多个位元修补资料RPG1～RPGm及RPR1～RPRn是用以标记对应的存储器位元是否为不佳位元。重新排序电路12根据多个位元修补资料RPG1～RPGm及RPR1～RPRn从多个存储器位元中选取m个良好的存储器位元依序耦接至存储器10的多个输入输出端I/O1～I/Om。重新排序电路12会判断一般存储器位元G1～Gm是否为良好位元，若是则将其耦接至输入输出端I/O1～I/Om，倘若一般存储器位元G1～Gm中存有不佳位元，则从多余存储器位元R1～Rn中选取良好位元来取代不佳的一般存储器位元，将其耦接至输入输出端I/O1～I/Om。

在图1的实施例中，多个存储器位元G1～Gm及R1～Rn中的位元G2、位元Gm-1及位元R1为不佳的存储器位元，当重新排序电路12要将存储器位元对应到输入输出端I/O1～I/Om时，其根据位元修补资料RPG1判断第一个一般存储器位元G1为良好存储器位元，因此将位元G1耦接至第一输入输出端I/O1，因而可从输入输出端I/O1存取位元G1的资料DG1。接着重新排序电路12从位元修补资料RPG2得知第二个一般存储器位元G2为不佳的存储器位元，因此舍弃位元G2并从多余存储器位元R1～Rn中选择一个来替换位元G2，此时重新排序电路12可由位元修补资料RPR1及RPR2得知第一个多余存储器位元R1为不佳的存储器位元及第二个多余存储器位元R2为良好存储器位元，因此重新排序电路12将选择第二个多余存储器位元R2来取代位元G2，并将其耦接至第二个输入输出端I/O2，因而可从输入输出端I/O2存取位元R2的资料DR2。依此类推，重新排序电路12根据位元修补资料RPG3～RPGm依序判断位元G3至位元Gm是否为良好存储器位元，若是则耦接至输入输出端I/O3～I/Om，若为不佳的存储器位元，例如位元Gm-1，则从多余存储器位元中选取良好且未被使用的存储器位元R3，并将其耦接至输入输出端I/Om-1。重新排序电路12将输入输出端I/O1～I/Om与存储器位元一一对应后，主机能透过输入输出端I/O1～I/Om存取对应的存储器位元的资料。

图2为图1中重新排序电路12的实施例，其包括多个判断电路20、22、24及26、多个多工器(multiplexer，MUX)30、32、34及36及一多余位元排序电路40。多个判断电路20、22、24及26中的第一个判断电路20根据位元修补资料RPG1产生一选择信号Se1及一累计信号Sol。第二个判断电路22根据位元修补资料RPG2及累计信号So1产生选择信号Se2及累计信号So2。第三个判断电路24根据位元修补资料RPG3及累计信号So2产生选择信号Se3及累计信号So3。以此类推，多个判断电路20、22、24及26各自接收一个位元修补资料RPG1～RPGm，并各自输出一个选择信号Se1～Sem，而除了第一个判断电路20外，其余的判断电路22、24及26都是根据所接收的位元修补资料及前一个判断电路输出的累计信号So1～Som-1产生选择信号Se2～Sem，其中该多个累计信号So1～Som-1记录下一个可被使用的多余记存储器或记录已被使用的多余存储器位元的数量。多余位元排序电路40根据多个位元修补资料RPR1～RPRn将多余存储器位元R1～Rn(DR1～DRn)中的良好存储器位元连接至每一个多工器30、32、34及36。参照图1，在此实施例中，存储器位元R1具有缺陷，因此多余位元排序电路40会排除位元R1，使得多余位元排序电路40的输出RI为DR2～DRn(R2～Rn)。多个多工器30、32、34及36的输出端各自连接一个输入输出端I/O1～I/Om。第一个多工器30根据位元修补资料RPG1及选择信号Se1决定将一般存储器位元G1或多余存储器位元R2至位元Rn(DG1或DR2～DRn)的其中一个耦接至第一输入输出端I/O1，在此实施例中，一般存储器位元G1为良好位元，故多工器30选择将一般存储器位元G1(DG1)耦接到输入输出端I/O1。第二个多工器32根据位元修补资料RPG2及选择信号Se2将一般存储器位元G2或多余存储器位元R2至位元Rn的其中一个耦接至第二个输入输出端I/O2，在此实施例中，一般存储器位元G2为不佳位元，故多工器32从多余存储器位元R2～Rn(DR2～DRn)中选取位元R2(DR2)耦接至输入输出端I/O2。以此类推，每一个多工器30、32、34及36都会将一个存储器位元耦接至对应的输入输出端I/O1～I/Om。

图3为图2中的多工器30，其包括多个反相器3002、3003、3005、3007、3009、3011、3013、3015、3017及3019、多个开关3004、3008、3012、3016及3020以及多个与门3006、3010、3014及3018，选择信号Se1包括多个信号RENB11～RENB1n分别输入至多个反相器3005、3009、3013、3017及3019，多个反相器3005、3009、3013、3017及3019的输出分别连接多个与门3006、3010、3014及2018的一输入端，多个与门3006、3010、3014及3018的另一输入端接收位元修补资料RPG1。开关3004连接在一般存储器位元G1(DG1)及输入输出端I/O1之间，位元修补资料RPG1透过反相器3002及3003控制开关3004导通或关闭。开关3008连接在多余存储器位元R2(DR2)及输入输出端I/O1之间，与门3006根据位元修补资料RPG1及信号RENB11控制开关3008通导或关闭。开关3012连接在多余存储器位元R3(DR3)及输入输出端I/O1之间，与门3010根据位元修补资料RPG1及信号RENB12控制开关3012通导或关闭。开关3016连接在多余存储器位元R4(DR4)及输入输出端I/O1之间，与门3014根据位元修补资料RPG1及信号RENB13控制开关3016通导或关闭。开关3020连接在多余存储器位元Rn(DRn)及输入输出端I/O1之间，与门3018根据位元修补资料RPG1及信号RENB1n控制开关3020通导或关闭。当位元修补资料RPG1为“0”时，开关3004导通，进而让存储器位元G1(DG1)耦接到输入输出端I/O1，而与门3006、3010、3014及3018皆输出低准位逻辑信号“0”使开关3008、3012、3016及3020关闭。当位元修补资料RPG1为“1”时，开关3004关闭，此时将由信号RENB11～RENB1n决定所要导通的开关，例如当信号RENB11为“0”而其余信号REN12～REN1n为“1”时，开关3008被导通以使多余存储器位元R2(DR2)耦接至输入输出端I/O1，当信号REN1n为“0”而其余信号REN11～REN1n-1为“1”时，开关3020被导通以使多余存储器位元Rn(DRn)耦接至输入输出端I/O1。

虽然图3中仅显示多工器30的电路，但其他多工器32、34及36的电路及操作类似于多工器30，从图3的多工器30可以轻易推得其他多工器32、34及36的电路及操作。

图4为构成图2中判断电路的基本电路50，每一个判断电路20、22、24及26都是由多个基本电路50组成，如图5所示。图4的基本电路50是由逻辑门构成的逻辑电路，其包括三个与非门52、56及58与一个反相器54，与非门52的输出端连接至与非门56及58的一输入端，位元修补资料RP经反相器54输入至与非门56的另一输入端，与非门58的另一输入端接收位元修补资料RP，与非门58的输出是用以组成判断电路所输出的选择信号。当与非门52的其中一个输入为“0”(反应资料)时，位元修补资料RP将决定与非门52的输入端上预设的反应资料成为与非门56或58的输出，在此实施例中，反应资料为“0”，当位元修补资料RP为“1”时，代表目前的一般存储器位元为不佳位元，当与非门58的输出为反应资料“0”时，选取一个多余存储器位元来替换目前的一般存储器位元，并耦接至存储器10的输入输出端。当位元修补资料RP为“0”时，代表目前的一般存储器位元为良好位元，与非门56的输出为反应资料“0”，使目前的一般存储器位元耦接至存储器10的输入输出端。图6为图4电路的概念，当位元修补资料RP为“1”时，相当于让预设的反应资料“0”移动到右下的与非门58的输出，使反应资料“0”，出现于相对于输入不同位置，而当位元修补资料RP为“0”，相当于让与非门52的输出向右边移动到的与非门56的输出，使所设计的资料，出现于相对于输入的相同位置。

在图5中，每一个判断电路20、22及24都是由多于n个基本电路50叠接构成，其中n为多余存储器位元数量，每一个基本电路50的输出成下一个判断电路的输入。因预设的反应资料GND＝“0”放在左上的基本电路50的输入，使得相对位置右下的输出成为位元修补的累加数量及所要的选择信号，其中判断电路20中的与非门58所输出的信号RENB11、RENB12及RENB13组成图2中的选择信号Se1，而与非门56及58所输出的信号Sa11、Sa12、Sa13、RENB11、RENB12及RENB13组成图2中判断电路20的累计信号So1。判断电路22中的与非门58所输出的信号RENB21、RENB22及RENB23组成图2中的选择信号Se2，而与非门56及58所输出的信号Sa21、Sa22、Sa23、RENB21、RENB22及RENB23组成图2中判断电路22的输出So2。判断电路24中的与非门58所输出的信号RENB31、RENB32及RENB33组成图2中的选择信号Se3，而与非门56及58所输出的信号Sa31、Sa32、Sa33、RENB31、RENB32及RENB33组成图2中判断电路24的输出So3。图7为图5电路的概念，参照图5及图7，在判断电路22中，由于位元修补资料RPG2为“1”，因此反应资料“0”向下移动，如图7所示，使选择信号Se2变为“011”，因此选择将第一个良好的多余存储器位元R2耦接到输入输出端I/O2，选择信号中反应资料“0”的位置决定所要选取的多余存储器位元，例如当选择信号为“101”时，会选择第二个良好的多余存储器位元R3耦接至输入输出端I/O，而当选择信号为“110”时，会选择第三个良好的多余存储器位元R4耦接至输入输出端I/O，依此类推。图5中仅显示判断电路20、22及24的部分电路，本领域技术人员可从图5所揭示的内容推得判断电路20、22及24的完整电路。在此实施例中，判断电路20、22及24是用多个与非门52、56及58来实现，但判断电路20、22及24并不只限于用与非门来实现，也可以用多个或非门或用多种不同逻辑门元件来实现，例如预设的反应资料为“1(VDD)”时，与非门52、56及58可用或非门取代。

在其他实施例中，图4的基本电路50也可以修改为图8的开关电路，其包括PMOS(positive channel Metal Oxide Semiconductor)晶体管60及NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管62，晶体管60及62的输入端接收反应资料“1”或“0”，控制端接收位元修补资料RP。当位元修补资料RP为“0”时，PMOS晶体管60导通而NMOS晶体管62关闭，因此反应资料“1”或“0”由上方的PMOS晶体管60输出。当位元修补资料RP为“1”时，PMOS晶体管60关闭而NMOS晶体管62导通，因此反应资料“1”或“0”由下方的NMOS晶体管60输出。

图9为本发明重新排序存储器位元的另一实施例，图9的重新排序电路12是依序将多个存储器位元G1～Gm及R1～Rn中的良好位元耦接至多个输入输出端I/O1～I/Om。重新排序电路12可透过位元修补资料RPG1～RPGm及RPR1～RPRn来判断多个存储器位元G1～Gm及R1～Rn是否为不佳位元，如图9所示，重新排序电路12透过位元修补资料RPG1知道第一个存储器位元G1为良好位元，故将存储器位元G1耦接至第一个输入输出端I/O1，当重新排序电路12透过位元修补资料RPG2知道第二个存储器位元G2为不佳位元时，舍弃存储器位元G2，接着重新排序电路12透过位元修补资料RPG3知道第三个存储器位元G3为良好位元时，将存储器位元G3耦接至第二个输入输出端I/O2，依此类推，直至所有的输入输出端I/O1～I/Om都耦接一存储器位元。

图10为图9中重新排序电路12的实施例，其包括多个判断电路70、72、74及76以及多个多工器78、80、82及84。第一个判断电路70接收多个位元修补资料RPG1～RPGm及RPR1～RPRn中的第一个位元修补资料RPG1以及其后的N个位元修补资料RPG2～RPGN+1，因此产生选择信号Se1。第二个判断电路72接收多个位元修补资料中的第二个位元修补资料RPG2以及其后的N个位元修补资料RPG3～RPGN+2，因此产生选择信号Se2。依此类推，第M个判断电路接收多个位元修补资料中的第M个位元修补资料以及其后的N个位元修补资料，因此产生第M个选择信号SeM。在此实施例中，N等于n，即N等于多余存储器位元的数量，在其他实施例中，N也可以大于或小于n。第一个多工器78耦接判断电路70以及对应位元修补资料RPG1～RPGN+1的存储器位元G1～GN+1(DG1～DGN+1)，根据选择信号Se1从多个存储器位元G1～GN+1(DG1～DGN+1)选择其中一个良好位元G1(DG1)耦接至输入输出端I/O1。第二个多工器80耦接判断电路72以及对应位元修补资料RPG2～RPGN+2的存储器位元G2～GN+2(DG2～DGN+2)，根据选择信号Se2从多个存储器位元G2～GN+2(DG2～DGN+2)选择其中一个良好位元耦接至输入输出端I/O2，在此实施例中，由于存储器位元G2(DG2)为不佳位元，故多工器80选择将存储器位元G3(DG3)耦接至输入输出端I/O2。第三个多工器82耦接判断电路74以及对应位元修补资料RPG3～RPGN+3的存储器位元G3～GN+3(DG3～DGN+3)，根据选择信号Se3从多个存储器位元G3～GN+3(DG3～DGN+3)选择其中一个良好位元耦接至输入输出端I/O2，在此实施例中，由于存储器位元G3(DG3)已被选择耦接至输入输出端I/O2，故多工器82选择将存储器位元G4(DG4)耦接至输入输出端I/O3。依此类推，第M个多工器耦接第M个判断电路以及对应第M个至第M+N个位元修补资料的存储器位元，根据该第M个判断电路提供的选择信号SeM从第M个至第M+N个存储器位元中选择其中一个良好且未被使用的存储器位元耦接至第M个输入输出端I/OM。

图11为图10中的多工器78，其包括多个反相器7802、7803、7805、7807、7809、7811、7813、7815、7817及7819以及多个开关7804、7808、7812、7816及7820，选择信号Se1包括多个信号RENB11～RENB1N+1分别输入至多个反相器7802、7805、7809、7813、7817及7819。开关7804连接在存储器位元G1(DG1)及输入输出端I/O1之间，信号RENB11经反相器7802及7803控制开关7804导通或关闭。开关7808连接在存储器位元G2(DG2)及输入输出端I/O1之间，信号RENB12经反相器7805及7807控制开关7808通导或关闭。开关7812连接在存储器位元G3(DG3)及输入输出端I/O1之间，信号RENB13经反相器7809及7811控制开关7812通导或关闭。开关7816连接在存储器位元G4(DG4)及输入输出端I/O1之间，信号RENB14经反相器7813及7815控制开关7816通导或关闭。开关7820连接在存储器位元GN+1(DGN+1)及输入输出端I/O1之间，信号RENB1N+1经反相器7817及7819控制开关7820通导或关闭。当信号RENB11为“0”时，开关7804导通，进而让存储器位元G1(DG1)耦接到输入输出端I/O1。当信号RENB12为“0”时，开关7808被导通以使存储器位元G2(DG2)耦接至输入输出端I/O1。依此类推，当信号REN1N+1为“0”时，开关7820被导通以使存储器位元GN+1(DRN+1)耦接至输入输出端I/O1。

虽然图11中仅显示多工器78的电路，但其他多工器80、82及84的电路及操作类似于多工器78，从图11的多工器78可以轻易推得其他多工器80、82及84的电路及操作。

图12为构成图10中判断电路的基本电路90，每一个判断电路70、72、74及76都是由多个基本电路90组成。图12的基本电路90是由逻辑门构成的逻辑电路，其包括三个与非门92、96及98与一个反相器94，与非门92的输出端连接至与非门96及98的一输入端，位元修补资料RP经反相器94输入至与非门98的另一输入端，与非门96的另一输入端接收位元修补资料RP，与非门98的输出是用以组成判断电路所输出的选择信号。当与非门92的其中一个输入为“0”(反应资料)时，位元修补资料RP将决定与非门92输入端上的反应资料“0”由与非门96或98输出，在其他实施例中，反应资料也可以是“1”。当位元修补资料RP为“1”时，代表其对应的存储器位元为不佳位元，此时与非门98的输出为反应资料“0”，该位元修补资料RP所对应的存储器位元将不会被耦接至输入输出端I/Om。图13为图12电路的概念图，当位元修补资料RP为“1”时，相当于反应资料“0”移动到右方的与非门96的输出，使反应资料“0”出现于相对于输入的相同位置，而当位元修补资料RP为“0”，相当于让反应资料“0”向右下移动到与非门98的输出，使反应资料“0”出现于相对于输入不同位置。

图14为图10中判断电路70、72及74的实施例，每一个判断电路70、72及74都是由N个基本电路90串接构成。因为预设的反应资料GND“0”放在左上的基本电路90的输入，使得相对位置右下的输出成为所要的选择信号。在图14中，判断电路70的与非门98所输出的信号RENB11、RENB12、RENB13及RENB14组成图10中的选择信号Se1。判断电路72中的与非门98所输出的信号RENB21、RENB22及RENB23组成图10中的选择信号Se2。判断电路74中的与非门98所输出的信号RENB31及RENB32组成图10中的选择信号Se3。图14中仅显示判断电路70、72及74的部分电路，本领域技术人员可从图14所揭示的内容推得判断电路70、72及74的完整电路。图15为图14电路的概念，参照图11、图14及图15，在判断电路70中，第一个基本电路90接收反应资料“0(GND)”且位元修补资料RPG1为“0”，因此反应资料“0”由与非门98输出，而第二个以后的基本电路90的与非门92的输入信号均为“1”，因此不论位元修补资料RPG2、RPG3、RPG4为何，与非门98的输出皆为“1”，如图15所示，使选择信号Se1变为“0111”，因此多工器78选择将存储器位元G1(DG1)耦接到输入输出端I/O1，选择信号中反应资料“0”的位置决定所要选取的多余存储器位元。在判断电路72中，第一个基本电路90接收反应资料“0”且位元修补资料RPG2为“1”，故与非门98输出信号“0”，而反应资料“0”将由与非门96传送到第二个基本电路90，由于第二个基本电路90的位元修补资料RPG3为“0”，因此反应资料“0”会由与非门98输出，第三个以后的基本电路90的输入信号均为“1”，因此不论位元修补资料RPG4为何，与非门98的输出皆为“1”，故可得到选择信号Se2为“1011”，以使多工器80选择其所耦接的存储器位元中的第二个存储器位元G3(DG3)耦接至输入输出端I/O2。选择信号Se3～Sem也是以相同方式产生，故不再赘述。在此实施例中，判断电路70、72及74是用多个与非门92、96及98来实现，但判断电路70、72及74并不只限于用与非门来实现，也可以用多个或非门或用多种不同逻辑门元件来实现，例如预设的反应资料为“1”时，与非门92、96及98可用或非门取代。

在其他实施例中，图12的基本电路90也可以修改为图16的开关电路，其包括NMOS晶体管100及PMOS晶体管102，晶体管100及102的输入端接收反应资料“1”或“0”，控制端接收位元修补资料RP。当位元修补资料RP为“0”时，NMOS晶体管100关闭导通而PMOS晶体管102，因此反应资料“1”或“0”由下方的PMOS晶体管102输出。当位元修补资料RP为“1”时，NMOS晶体管100导通PMOS晶体管102关闭而，因此反应资料“1”或“0”由上方的NMOS晶体管100输出。

图5的电路可以作为累加电路来使用。参照图5及图7，如前所述，当位元修补资料RPGm为“1”时代表对应的存储器位元为不佳位元，同时所设定的资料“0”在选择信号中的位置会跟着改变，如图7所示，每出现一个不佳位元，资料“0”就向下移动一个位置，因此可根据反应资料“0”在选择信号中的位置来判断不佳存储器位元的数量，例如，当选择信号为“011”时，资料“0”出现在第一个位置，这代表有一个不佳位元，若选择信号为“110”时，资料“0”出现在第三个位置，这代表有三个不佳位元。本发明的判断电路20、22、24及26不只可以用来判断所对应的存储器位元是否为不佳位元，还可以作为不佳位元累加电路来累计不佳位元的数量。图5的累加电路不只限于应用在存储器中，其也可以应用在存储器以外的电路中，判断多个信号(RPG1～RPGm)中准位为“0”或“1”的数量。同理，图14的电路也可以作为累加电路来使用。

图17为一种根据图5电路概念的累加电路110，其包括多个基本电路112、多个开关116以及一信号检测器及计数器118，多个基本电路112分别接收多个信号S1～Sm，当累加电路110应用在存储器中计数不佳位元的数量时，信号S1～Sm为位元修补资料。在此实施例中，基本电路112的架构如同图5的基本电路50，每一个基本电路112都包括三个与非门1121、1123及1124以及一个反相器1122，在其他实施例中，基本电路112也可以用多个或非门来实现，或由多种逻辑门元件的组合来实现。由于基本电路112是由简单的逻辑门组成，故累加电路110的架构简单且面积小。在第一个基本电路112中，与非门1121的第一输入端接收信号GND＝“0”或VDD＝“1”，与非门1121的第二输入端接收信号VDD＝“1”，其中信号GND＝“0”为预设的反应资料，与非门1121的输出端连接与非门1123及1124的一输入端，信号S1连接与非门1124的另一输入端以及经反相器1122连接与非门1123的另一输入端。当第一个基本电路112的与非门1121的第一输入端接收的信号VDD时，代表累加电路110为关闭状态，当与非门1121的第一输入端接收的信号为GND时，代表累加电路110为启动状态。当第一个基本电路112的与非门1121的第一输入端的信号由VDD变为GND时，若信号S1为“1”，此时与非门1123输出信号“1”而与非门1124输出信号“0”，信号检测器及计数器118检测到与非门1124所输出的信号为反应资料“0”时，信号检测器及计数器118的计数值加1，同时信号检测器及计数器118会输出控制信号Sc。相反的，若信号S1为“0”，此时与非门1123输出信号“0”而与非门1124输出信号“1”，信号检测器及计数器118检测到与非门1124所输出的信号并非反应资料“0”时，计数器不动作。前一级的基本电路112的与非门1123的输出端连接后一级的基本电路112的与非门1121的第一输入端，开关116连接后一级的基本电路112的与非门1121的第二输入端，开关116是受控于信号检测器及计数器118输出的控制信号Sc，在初始状态下，后一级的基本电路112的与非门1121的第二输入端的初始准位被设定为VDD(图中未示)，当与非门1124所输出的信号为反应资料“0”时，信号检测器及计数器118输出控制信号Sc，使开关116将前一级的基本电路112的与非门1124的输出端连接至后一级的基本电路112的与非门1121的第二输入端，进而使预设的反应资料GND＝“0”输入至后一级的基本电路112。简单来说，在图17的实施例中，第M个基本电路112接收第M个信号SM，当第M个信号SM的准位为“1”时，第M个基本电路提供预设的反应资料GND＝“0”至信号检测器及计数器118，使信号检测器及计数器118的计数值增加以累计具有准位“1”的信号的数量。在其他实施例中，信号检测器及计数器118也可以累计信号S1～Sm中，准位为“0”的信号的数量。在一实施例中，基本电路112也可以用图8所示的电路来实现。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。