分时钟访问SRAM的控制系统及异构SOC芯片

摘要

本发明公开分时钟访问SRAM的控制系统及异构SOC芯片，所述控制系统分出两个频率合成器，通过逻辑门控制对相应的输出时钟同频同相（同步）访问的方式，实现相继控制第一SRAM颗粒和第二SRAM颗粒的读写操作，使得在向第一SRAM颗粒写入数据的过程中控制第二SRAM颗粒停止读写操作以进入休眠状态，直到填满第一SRAM颗粒或读出第一SRAM颗粒内部所有数据后，再通过逻辑门处理的时钟信号控制第二SRAM颗粒开始读写操作，实现所述控制系统低功耗分时段分内存区域访问处理成批量的传感器数据的技术效果，当运用于多个传感器的定位系统时增强系统的续航能力。